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为什么高速差分线添加AC电容后仿的TDR阻抗呈现开路状态?

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发表于 2017-5-5 17:45 | 显示全部楼层 |阅读模式

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各位大神:SIwave17.2环境中,提取下图的S参数后,Port是添加在FPGA上的,链路经过AC电容,最后到达连接器,但经过TDR仿真,阻抗呈现开路状态;若将Port添加在AC电容的出线端,则阻抗保持在100欧姆左右,这是什么原因呢?急!急!急!
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发表于 2017-6-14 08:54 来自手机 | 显示全部楼层
你电容没有加上去把,看看S12

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发表于 2017-6-19 16:13 | 显示全部楼层
看看是不是 电容没有
打酱油咯!!!
深圳打酱油:5RMB,白天送到!
香港打酱油:10RMB,晚上送到!
美国打酱油:15RMB,隔天送到!
其它调味品:劳务从优,投机则带!

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发表于 2017-12-7 20:08 | 显示全部楼层
没看到啊!

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发表于 2018-5-23 10:18 | 显示全部楼层
这个问题应该怎么解决
" N6 w5 @, x( q8 ^, R4 ~6 x: j+ M; o
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