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卷积函数的FPGA实现-------函数接口的HLS(下)

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发表于 2019-5-19 11:30 | 显示全部楼层 |阅读模式

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本帖最后由 uperrua 于 2019-5-19 11:32 编辑 4 L6 @/ {$ O# Q  N; E' F8 x
: D& |, g" A8 z' L6 M) m  C6 g) E
此篇只有目录的第三、四部分,其他部分请查看上、中篇) q+ S0 L* J1 k5 {  h6 ?

2 T) `/ B/ Q5 k# L: o0 F
背景:编写好IPcore并且验证通过,但是接口需要进行HLS。; K+ O8 V; [; L9 q* Y

9 h' c8 e. k; O% ?5 A# j目的:将卷积IPcore接口进行HLS,将权重输入输出同步为DRAM的地址,axi-stream协议进行传输数据。将神经网络参数通过axi-lite协议进行传输。
! n! j# @2 k8 O5 q& d
! q6 |& v4 r- J1 O  C0 J8 j) u目录
/ V. w7 B1 r. G8 a' `" e
  E2 l# K' J2 ~5 {  j+ W一、参考部分的接口! y# F0 M& q5 V$ X
' q# I3 w/ ?) H& l
       1.1 axi-lite) I' f* W! Q9 Q9 K% p& n; I* g
2 h/ i& d  E8 Q5 y# a
       1.2 m_axi
4 X* v5 |$ ~8 p/ s; r* V
% |( H7 T4 b; w* s" X! I* p

二、添加指令


# A7 g- @( q$ H5 ?% \5 t

       2.1 需要传递的参数(参考)


+ L( B9 T6 N. P9 d

       2.2 IPcore的参数传入(参考)

$ u0 S# |  |7 _- [+ |* M

       2.3 加入volatile指令

" _( i, Q7 P$ S) L. {5 \" M! S

       2.4 传入参数更改


0 G& x5 e8 n, K* _3 `* H# M

       2.5 最终执行的接口HLS

$ }4 `! a% j* `5 W( r
7 W. N% X, T6 V
三、进行HLS; y" O3 S1 _  i6 A* f
% g- S5 Y2 a( X8 K, \- ^

/ r; s4 D" W, I; R/ Q0 H6 s: \四、 必须有return值
! K* I1 ^* O( g6 w5 R, z! N
0 k9 h% y) C( `' q- D: A) i1 M1 A
! f6 _( L5 G7 [, ^( S7 N% g9 ]- F9 B) L# x% M( t
' @9 I3 D$ k$ \
三、进行HLS" A& e2 d% \; g5 W- A

) l8 M  F: E% D. G3 s( p( X( ?程序在mtcnn主程序之中测试通过: A) A4 @4 ?+ C- r$ @! I, A7 f4 ~

9 V$ v  @  o, M: S! _  B然后再HLS-testBench之中测试通过
0 a! M1 Z! m) q- c8 V1 A# Q' E5 `# y# G" y. n$ o
在接口之中测试通过# G# d! @3 o# ^5 x! Q

4 i& e$ F9 N# u
游客,如果您要查看本帖隐藏内容请回复
( d$ b) ?( Z% Q8 }; C6 O

) L6 Z: x  R, h2 r, K; T- R' O所以我们将卷积加一个return值。
1 ]/ n2 v4 ]! a- L& m* C' J& b$ Y7 t

5 w0 l( T$ K" Y' F

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发表于 2019-5-19 16:11 | 显示全部楼层
分析确实给力
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