最近忙完一个local bus的仿真，应该是以前没有碰到过的情况：一个CPU挂了9个load，拓扑结构虽然采用了fly by但仍然reflection很严重。一直在思考这种电路设计的合理性，测试时要特别注意进行对比，尤其是timing上边沿的影响