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标题: allegro中制作封装时，可以设置Line画在 Etch top吗 [打印本页]
作者: wangbao97    时间: 2021-1-19 21:03
标题: allegro中制作封装时，可以设置Line画在 Etch top吗
allegro中制作封装时，可以设置Line画在 Etch top吗？这是不是相当于死铜了
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1611060979.jpg (18.59 KB, 下载次数: 5)

1611060979.jpg
作者: gogogo冲冲冲    时间: 2021-1-20 09:20
本帖最后由 CHJLQQ 于 2021-1-20 09:22 编辑   I7 m) I# B8 Q+ M, ]* I# G5 o

  X# ]" b- [2 a* A6 G你这样做的目的是什么？看有没有其他的解决方法！没什么好处为什么要在ETCH层做？9 M9 A* w& i& i. ?5 P
用来做对位的金线？
" ], M. y1 i: ^! U" `
作者: wangbao97    时间: 2021-1-20 09:29
CHJLQQ 发表于 2021-1-20 09:20. @) G$ A' m7 c  T: Q
你这样做的目的是什么？看有没有其他的解决方法！没什么好处为什么要在ETCH层做？
1 r( S5 T9 w4 V) z4 u/ Q+ W用来做对位的金线？
- ^4 [, ]; u! C! E' z- h  t; Q
因为现在用的是别人提供的封装，Line 画在 Etch top层 做出来的效果是有铜皮的吗？3 |/ {, b) y6 y: U" x
作者: gogogo冲冲冲    时间: 2021-1-20 09:37
本帖最后由 CHJLQQ 于 2021-1-20 09:39 编辑
7 m2 h, I! A" P6 z
wangbao97 发表于 2021-1-20 09:29/ s$ Q8 n2 I3 K; g
因为现在用的是别人提供的封装，Line 画在 Etch top层 做出来的效果是有铜皮的吗？

+ H% }$ D/ \9 g( D- U6 e2 N是滴哟！！
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作者: Lillianfan    时间: 2021-1-20 09:41
一般封裝的line不會在etch層處理，畫在etch等同於no net的電性線而己，如果你要走線或打via，碰到還會有error: n! u. @0 @- U' ]( ^9 \  m
沒理由會在etch才是，& s" n" B7 j' a
如果你是想做sensor的光學對角點，建議做二個封裝放置
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作者: frankyon    时间: 2021-2-17 22:13
这个就是对位用的金线，但同时要在SOLERMASK画LINE，不然无法亮铜
作者: 云朵朵    时间: 2021-4-2 09:23
是的
作者: dlutccj    时间: 2021-6-4 16:35
可以呀，看具体需求吧，定位标识Logo啥的，露金线显得高大上
作者: RR9527    时间: 2021-6-20 18:57
如何匹配3D模型
作者: dingjun    时间: 2021-9-18 20:56
这个用来辅助对位用的，一般BGA封装才有这个，毕竟丝印框会有骗位的情况，这个就毕竟准确了



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