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本帖最后由 Enest13 于 2019-12-20 15:42 编辑 1 i( S6 `# B |
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作品名：[AD 9][2层]看不懂这个板子，但是上面主要是8050+7805+IN4007这几个器件设计的原理图和PCB源文件 * u8 v- `/ [8 j3 r! X3 ]) u
文件描述 1. 作品用途：看不懂这个板子，但是上面主要是8050+7805+IN4007这几个器件设计的原理图和PCB源文件 2. 软件版本：AD 9 3. 层数：2层板 4. 用到的主要芯片：8050+7805+IN4007 5. PCB尺寸：207mm*121.5mm 9 d$ h+ a/ a6 Y/ r" \- Y9 D
作品截图如下： 全层截图：
$ A% K5 I7 g: e叠层信息截图如下：
; [. T& m/ c- r+ XBOM： | Comment（属性） | Designator（位号） | Footprint（封装） | Quantity（数量） | | | AXIAL0.3D | 2 | | | AXIAL0.4 | 1 | | | BDKG3 | 1 | | | CAP3 | 1 | | | RB6/12 | 2 | | | SIP2 | 2 | | | TO-92C | 1 | | IN4007 | D1_1, D1_2, D1_3, D1_4, D1_5, D1_6, D1_7, D1_8, D1_9, D1_10, D1_11, D1_12, D1_13, D1_14, D1_15, D1_17, D2_1, D2_2, D2_3, D2_4, D2_5, D2_6, D2_7, D2_8, D2_9, D2_10, D2_11, D2_12, D2_13, D2_14, D2_15 | AXIAL0.3D | 31 | | 8050 | Q1_1, Q1_2, Q1_3, Q1_4, Q1_5, Q1_6, Q1_7, Q1_8, Q1_9, Q1_10, Q1_11, Q1_12, Q1_13, Q1_14, Q1_15, Q1_17, Q2_1, Q2_2, Q2_3, Q2_4, Q2_5, Q2_6, Q2_7, Q2_8, Q2_9, Q2_10, Q2_11, Q2_12, Q2_13, Q2_14, Q2_15, Q2_17 | TO-92C | 32 | | 7805 | U1_1, U1_2, U1_3, U1_4, U1_5, U1_6, U1_7, U1_8, U1_9, U1_10, U1_11, U1_12, U1_13, U1_14, U1_15, U1_16 | TO-220S2 | 16 | | [NoValue], 1, 2 | SIP8 | 3 | | [NoValue], 3 | SIP4 | 2 | | [NoValue], K1_1, K1_2, K1_3, K1_4, K1_5, K1_6, K1_7, K1_8, K1_9, K1_10, K1_11, K1_12, K1_13, K1_14, K1_15, K1_17, K2_1, K2_2, K2_3, K2_4, K2_5, K2_6, K2_7, K2_8, K2_9, K2_10, K2_11, K2_12, K2_13, K2_14, K2_15, K2_17 | JDQ2 | 33 | | [NoValue], [NoValue], [NoValue], J1_1, J1_2, J1_3, J1_4, J1_5, J1_6, J1_7, J1_8, J1_9, J1_10, J1_11, J1_12, J1_13, J1_14, J1_15, J1_17 | SIP2D | 19 |
3 a/ Y$ ^7 P r) P; f. J N附件： 原理图和PCB源文件如下： 2 Q! H2 F+ `4 _$ W* k7 f" e
( i% J7 J" |# a; a1 e8 R
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发表于 2019-12-20 15:22
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