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DDR3约束规则设置问题

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发表于 2016-3-30 19:59 | 只看该作者回帖奖励

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刚开始学习allegro，网上下了第一届IPC冠军选手的作品在膜拜。。。
有两点疑问，麻烦对DDR3熟悉的高手们帮我解答一下：
1：作品中以D29为targrt，将4粒DDR3所有数据线的Delta:Tolerance值设为0mil：10mil，这样合理吗？
不是只需要每粒DDR3的数据线相对等长就行了吗？
2：每组数据线中DQS+与DQS-需要进行差分走线，Static phase:Tolerance设为5mil，这个值与上面的Delta:Tolerance值
在约束上是否有重叠？不会有矛盾吗？
希望高手们不吝赐教，谢谢

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发表于 2016-3-30 20:27 | 只看该作者

1，合不合理是由SI说了算，正常情况不需要4粒全部等长，这是4个颗粒，如果是8个颗粒呢？布局就限制了长度，你如何做到等长？

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是的，我也是这么想的。。。谢谢详情回复发表于 2016-3-30 20:47

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发表于 2016-3-30 20:28 | 只看该作者

2，这样的设置方法，会出现两个红绿灯，必须满足两个都绿，进一步控制DQS线等长，没问题

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了解，谢谢详情回复发表于 2016-3-30 20:47

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楼主| 发表于 2016-3-30 20:47 | 只看该作者

zhaofeiok1 发表于 2016-3-30 20:27' S% {" H0 u5 D, X4 S
1，合不合理是由SI说了算，正常情况不需要4粒全部等长，这是4个颗粒，如果是8个颗粒呢？布局就限制了长度， ...

是的，我也是这么想的。。。
谢谢

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5^#

楼主| 发表于 2016-3-30 20:47 | 只看该作者

zhaofeiok1 发表于 2016-3-30 20:28* v& z2 _+ @+ G& i3 f' T% c
2，这样的设置方法，会出现两个红绿灯，必须满足两个都绿，进一步控制DQS线等长，没问题

了解，谢谢

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