找回密码
 注册
关于网站域名变更的通知
查看: 1361|回复: 2
打印 上一主题 下一主题

PADS如何考虑芯片内的芯片内部 pin delay?

[复制链接]

该用户从未签到

跳转到指定楼层
1#
发表于 2013-6-20 10:27 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您登录!

您需要 登录 才可以下载或查看,没有帐号?注册

x
allegro是可以的,pads可以吗?

该用户从未签到

2#
发表于 2013-6-20 11:31 | 只看该作者
速率低于3.125G的。可以忽略pin delay.+ c: z1 ~8 C8 E" j
1 }' R9 |" q( F8 c2 t2 \: N
另外,pads实现不了

该用户从未签到

3#
 楼主| 发表于 2013-6-21 14:02 | 只看该作者
jimmy 发表于 2013-6-20 11:31
; H1 J0 f0 N# n( w7 o速率低于3.125G的。可以忽略pin delay.
' M; @# d) g: v+ `4 ?
0 q7 N+ v* s* s% [) c8 S8 n另外,pads实现不了
: V$ R+ D7 D) }! [$ x
那考虑芯片内部走线长度和芯片内部 pin delay是一回事吗?
  ]2 J! L- ~9 M. i* U$ p2 c9 A有个产品要求做等长的信号要考虑BGA芯片内不的布线长度(厂家提供长度)

点评

是一回事。等长数据时就把厂家提供的pin delay长度加上。比如总长度1500mil,某根网络的pin delay是130,那你只需要绕1500-130就可以了。  发表于 2013-6-22 13:17
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

EDA365公众号

关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

GMT+8, 2025-7-14 04:05 , Processed in 0.125000 second(s), 27 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

快速回复 返回顶部 返回列表