高速pcb设计中，阻抗失配（讨论）

风刃 · 发表于 2012-12-14 11:00

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在高速PCB设计中，经常听到要求阻抗匹配。而设计中导致阻抗不匹配的原因有哪些呢？一般又对应着怎么的解决方案？欢迎大家来讨论。

yuhuikeji · 发表于 2012-12-17 09:39

走线过程中线宽的改变、换层等都可以引起阻抗不匹配。这就要在叠层的时候计算好层厚、线宽。

可坏 · 发表于 2015-1-20 19:05

赞，谢谢各位分享资料

Emerson · 发表于 2015-1-21 10:09

在阻抗计算器中出现的元素~线宽线距（差分对对内间距对间间距单端线与周围铜皮的距离）参考面是否完整（是否经过参考面的分割线）铜厚均匀程度介质类型等等；一般除了工艺要求之外其他的都是可以在图上通过约束和走线来实现的。

zhongyiacui · 发表于 2015-1-21 10:33

造成阻抗不匹配的原因
1、走线宽度变化，（在走线层不改变的情况下，保证走线宽度一致)
2、走线间距变化。(在走线层不改变的情况下，保证走线间距一致)
3、参考平面改变（重要信号线尽量保证从始至终参考同一个平面）
4、参考层面不连续，即中间有跨分隔情况(重要信号线尽量不要跨分隔，如果一定要跨，要在走线跨分隔位置加跨分隔电容）
5、走线换层、（重要信号线尽量不换层）
6、其他可能影响阻抗的因素就很多了，孔的大小，走线中串的电阻等等，

procomm1722 · 发表于 2015-1-25 20:25

還有更重要, 但很多人都會忽略的 Padstack 也會有這個問題.

Ena · 发表于 2015-1-27 15:00

procomm1722 发表于 2015-1-25 20:251 E: G' _7 {7 M) o
還有更重要, 但很多人都會忽略的 Padstack 也會有這個問題.

可以針對這個多一些解說嗎？謝謝！

jmx89 · 发表于 2015-1-27 23:27

一般硬件工程师会采用串联电阻和并联匹配的，或者戴维宁匹配，PCB这块只要保证传输线50偶就行了

procomm1722 · 发表于 2015-1-29 10:18

Ena 发表于 2015-1-27 15:00
& X" j" ~( Z3 W- c6 {4 p( P可以針對這個多一些解說嗎？謝謝！

要解釋起來還蠻麻煩的 , 但基礎理論卻是很單純 , 就是PCB的電容結構所造成的
另外還有電流的返還路徑問題.

zslic78 · 发表于 2015-1-29 17:44

PCB制板时候应该板厂会给具体的阻抗计算值

huangzhitong · 发表于 2015-1-30 09:03

学习下~~~

blackcrows · 发表于 2015-1-30 18:29

留名学习了

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