Pspice仿真中分段线性信号源设置问题

RONDO7174 · 发表于 2014-10-10 17:30

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请问大家有谁用过Pspice中的分段线性信号源（VPWL）模块，我现在碰到这样的问题：发现VPWL模块只能支持10个分段，也就是时间只能是从T1~T10，超过了之后就是无效的。但是在实际的仿真中需要的段多于10段，这样的话该怎么样设置？或者说是这个模块最多只能支持10段？？
希望有用过的解答一下。

procomm1722 · 发表于 2014-10-11 21:22

不要用 Proprtity 的設定.
改採用分段模擬出需要的波形檔 , 然後組合貼再一起 , 存成一個文字檔
再代到 VPWL 裡面即可.

tinghai899220 · 发表于 2014-12-12 14:24

procomm1722 发表于 2014-10-11 21:22
% u; U+ U* d8 d: C8 {8 E5 F不要用 Proprtity 的設定.: u, P) r9 e" b$ C
改採用分段模擬出需要的波形檔 , 然後組合貼再一起 , 存成一個文字檔. o" q- S0 z7 N0 K% ]$ i. P
再代到 V ...

你好，有详细的资料吗？谢谢了。

kame · 发表于 2014-12-24 16:42

daff

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