DDR3详解....各种技术参数

若华110

david.dan 发表于 2015-3-12 14:56
' C$ M) u! Q* Q) p- u/ ~昨天在科学园的课程很精彩，顶一个

影响力  超级大

xo_brandy

周三的讲座不错。期待中

shark4685

Fly-by的时钟拓扑结构
DDR3采用菊花链式的结构，能支持更快的速率。

0 ^! y8 V, K6 `6 ~7 _: X, G! K; e- x

' @' U# W+ W: bDDR2经典结构的T型的拓扑
& Z4 e* E" R9 `! n/ c) s! h) c; _( s+ L

4 I, h: s' l( Q* D6 X3 u6 l
! t' \" f( K0 z+ s$ q4 v

shark4685

Write Leveling 机制

. N5 @# I- s8 s/ R1 B/ E因为DDR3为了更好的信号质量，达到更高的速率，采用了fly-by的拓扑结构，时钟到各片的物理距离变的不一样了，所以一般DDR3内存控制器设计了一种叫做Write Leveling的机制，其作用就是在芯片内部进行时钟和数据/Strobe间的延时。
3 |' s& g* t" Y' L5 R( _5 U% l. {) [
6 D7 F) L1 F9 Z( ]( T在系统初始化的过程中，控制芯片与SDRAM通过数据信号进行通信（training)，控制芯片根据收到的反馈信号进行内部延时调节，很显然，控制芯片到每一个SDRAM的延时都会不一样。
. ^2 w: P! B8 d
通过这种机制，使得每个SDRAM看到的时钟，数据和STROBE信号，就跟在DDR2看到的一样。

shark4685

TVAC的要求：
( c% y: p5 H( c# R
DDR3信号必须在VIH(ac)以上，VIL(ac)以下保持一定的时间
这段时间叫做TVAC，它是跟信号的速率相关的
即使时序裕量是不满足，TVAC的要求也必须满足。
& _/ n: A6 Y* s1 K  I
9 N( i. `, v* Z$ H0 u8 h
. Q- ]9 P7 B" Z8 t- _

红孩儿

加油，楼住，好像理解起来越来越难了。基础不好啊。

ccnow

顶贴啊，如果把图贴出来，最好把图中的东西都解释一下，比如nominal line等等

红孩儿

ccnow 发表于 2015-3-13 21:35
  g: z2 Z3 }( q; h顶贴啊，如果把图贴出来，最好把图中的东西都解释一下，比如nominal line等等

6 q  {" U% \1 K: Ssorry，这位兄弟，JEDEC规范截图只截了一半，如下位NOMINAL LINE 的定义
! F& o- Q+ k* I6 [
. w4 O# l1 L- x
. q% R  [' `4 C$ ~3 z
+ a) J+ b8 D; x$ u: U4 INOMINAL LINE 翻译成中文是标称线，标称趋势的（两点直连）
# e/ t* |8 {6 x% |  HTANGENT LINE 是切线

上面这两个公式是用来计算建立时间（setup time）的上升/下降时间的斜率。

JOBS

不懂，顶版主。。

shark4685

sorry，这位兄弟，JEDEC规范截图只截了一半，如下位NOMINAL LINE 的定义
0 Q% T- a5 o$ i, o, r6 C! M
NOMINAL LINE 翻译成中文是标称线，标称趋势的（两点直连）
* D; r! U$ U; Y2 o) }6 PTANGENT LINE 是切线

上面这两个公式是用来计算建立时间（setup time）的上升/下降时间的斜率。

  e% s% M6 Y  `2 Z% `* c) t

shark4685

& I7 ]& P: z. T" s9 V( @DDR3的突发长度（Burst Length，BL）
( M, T6 D* q! {- k
( S3 w/ P( p' f% A. T6 o) d3 @由于DDR3的预取为8bit，所以突发传输周期（Burst Length，BL）也固定为8，
. u0 ?- U+ ]9 m' ]; c8 Y2 _- k) h$ N而对于DDR2和早期的DDR架构系统，BL=4也是常用的，
DDR3为此增加了一个4bit Burst Chop（突发突变）模式，
即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，
5 u4 i  @$ G  G; O+ }5 Q届时可通过A12地址线来控制这一突发模式。而且需要指出的是，
5 ~# r& Z3 ?8 M2 a" Z任何突发中断操作都将在DDR3内存中予以禁止，
9 Y* W  P1 R1 Z5 [- r. D$ z且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。
7 w$ n% L6 x  ~( g( D0 [0 B2 Z

himonika

必须仔细听课。

lzwandny

顶顶顶

elenin

感谢楼主分享～～～～～

qingkong0709

能解释一下DDR4就好