求大神指点DDR3的DQS问题

雪狼007

在读数据时，DDR生成DQS向CPU发送，以高低电平的中点为触发点，上下沿为分割点
在写数据时，CPU生成DQS向DDR发送，以上下沿为触发点，高低电平的中点的分割点
这二句应该怎么理解呢？第一句到时可以理解，因为数据和DQS同步生成，且与时钟同步。
第二句就理解不了，觉得CPU怎么确定生成DQS的时间呢，生成的DQS和时钟同步吗
还有理解不了源同步的意思，求大神通俗明白的讲解。

雪狼007

百度到的，换个理解方式，哈哈，终于理解了
0 ~) W& {3 [' x. a+ l9 ]1.对于Command和Address由clock的上升沿对数据进行采样，数据方向为Memory
controller-〉Memory
2.对于Data (DQ)由DQS采用源同步的方式同时在上升沿和下降沿对数据进行采样 ，
即当Write命令时 数据方向为Memory controller-〉Memory Module，DQS相对于DQ为
6 c9 D+ [2 S) J* q$ \7 ?center align，当Read命令时数据方向为Memory Module -〉Memory controller， DQS相对
于DQ为edge align，在Memory controller端会对DQS或者DQ作一个90度的相位偏移。
( `# ~# R3 I  Y* o' T3 {

shark4685

问题呢？007

cousins

不管是读还是写，数据建立是以AC门限，数据保持是以DC门限来触发。
) M; t. s$ ~6 D8 o8 S" q' F+ e你所说的是理想的分析，不是实际测试的结果，也不是ddr寄存器建立保持的时间。

cousins

同一个DQ触发器发出同步信号，DQS经过delay line与DQ构成触发，就是源同步。
9 m6 s& p! K: n& M, R6 w当然实际设计过程中DQ，DQS都可以做delay，只要满足DQS触发给与足够的建立保持时间就可以。
' F/ x* T2 x4 H  q- KDQS与时钟在源触发器的地方是同步的。

雪狼007

shark4685 发表于 2015-4-13 16:54
) a. x5 O, s" y, \7 g; @问题呢？007

不好意思，刚才没写好就失误发表了

雪狼007

cousins 发表于 2015-4-13 17:06
1 q2 t* c: A+ c$ `- A" _* V# O! X2 r同一个DQ触发器发出同步信号，DQS经过delay line与DQ构成触发，就是源同步。
当然实际设计过程中DQ，DQS都 ...

; w: Z: ^" s5 n4 q& B2 r& ~+ `我现在是理解到CPU读DDR了，可不可以把CPU写DDR看成DDR向CPU读呢，只不过不是DDR启动提出来的DQS还是向数据，时钟同步生成的，只不过到了DDR的时候，由于走线长度等原因不同步了呢？
" n; e5 R* H) K; K

雪狼007

cousins 发表于 2015-4-13 17:06
$ m+ b6 t* u$ g0 R# W同一个DQ触发器发出同步信号，DQS经过delay line与DQ构成触发，就是源同步。
7 z4 F6 i+ O! d) x/ l当然实际设计过程中DQ，DQS都 ...

呵呵，以前没做过高速数字电路，大神的话理解不到塞，努力百度了一个，终于明白了
, x* B, [* ]: x3 @- l

ang629

楼主好资料。下来学习一下