关于DDR设计的一些疑问

田园青山

各位看官：
, _% a9 g7 Z- H! F4 c, j      近日闲来无事，又做了一下三星S3C6410的设计，在DDR部分的硬件开发指南中有下面这么一段话：
/ _1 N% y- `) Y4 s: @# ^! e( a) Z数据信号包括DQ，DQM，DQS信号，共分了四个组。
同一小组的信号的长度匹配必须在1.5mm（约60mil）以内，并且尽量在一个信号层内走线，如果同一组的信号在不同的信号层内走线，必须进行PCB的层的阻抗匹配。
9 ?, e$ \2 a$ n1 `' p
6 r3 m( _6 \* ]9 ~5 z2 F: Q

数据信号	MASK信号	CLOCK
DQ[7:0]	DQM0	DQS0
DQ[15:8]	DQM1	DQS1
DQ[16:23]	DQM2	DQS2
DQ[24:32]	DQM3	DQS3

因为是新手，所以产生了一些疑问：
1、按照上面的说法，我是不是可以理解：只要满足 “同组信号同层走线” 和 “等长控制60mil” 这两个条件，那么我就可以不做阻抗控制？
' l- R! u& F3 w8 X( q2、DDR的阻抗通常我们可以看到两种：单线 50 Ohm  和  差分 100 Ohm。但是因为6410的pin间距只有0.5mm，即使封装中pad的值只做到0.2mm，那么出线宽度最大基本上也只能做到4mil而已，再加上板厚控制在1.2mm以内，这样一来，很难控制上诉阻抗。那么：
+ X0 H% K+ Q. e" N9 x7 q: A' h' RA、对于实在无法满足单线 50 Ohm  和  差分 100 Ohm的地方，阻抗是否可以做调整，比如调整到单线 60 Ohm  和  差分 120 Ohm？
1 q0 N& G4 z( D8 I1 t3 Z  t+ ]B、阻抗值是通过什么确定的？

% E; p2 T: A, L- q* n# N7 z8 m跪求解惑！！！
* X: o4 }7 b  f

jimmy

1，必须控制阻抗。同时要同组同层走线，等长误差控制60mil
. z+ ~( e8 L* g7 B
2, A 可以。
7 y, @$ B6 w9 J4 z2 [1 [' b
B,影响阻抗有以下因素：线宽，板厚，铜厚，表面工艺，介电系数等。

flywinder

楼主理解有误，走线不同层的时候，要做层的阻抗匹配，而非线的阻抗

不再专业

不管同不同层都要控制阻抗。BGA出线的位置如果线宽达不到要求可以很短部分进行不匹配（物理工艺限制没办法的事）

田园青山

flywinder 发表于 2015-4-16 18:11
楼主理解有误，走线不同层的时候，要做层的阻抗匹配，而非线的阻抗

. s* m6 e# R, b9 X+ P0 U" t0 ]这样一说俺就明白了，谢谢

田园青山

jimmy 发表于 2015-4-16 17:23
1，必须控制阻抗。同时要同组同层走线，等长误差控制60mil

' L" h, V2 j- j% g1 [0 R2, A 可以。

) P% X' y9 g4 r# N4 }谢谢大师解惑，明白了
( V, t: d0 y0 r+ A0 o

田园青山

不再专业 发表于 2015-4-17 09:20
8 B/ _3 w. U) e$ w1 T0 d不管同不同层都要控制阻抗。BGA出线的位置如果线宽达不到要求可以很短部分进行不匹配（物理工艺限制没办法 ...

谢谢指导
2 R3 T% n: i9 ~2 H

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