还是关于DDR的问题

weirong

我的8层板的DDR和CPU连有10R的电阻  SDA0到SDA31 有些中间接了10R电阻  DDR不是要等长 误差有400MIL是允许的  但是加电阻怎么解释 而前不是全部都加了  难道是阻抗匹配  高手能解释一下不

qsj687

我画的板上 用的是100R的排阻 不过也不是太清楚 起什么作用  可能是限流吧？

emanule

是不是高频抑制方面的考虑呢？

hunanwuxi

这要看DDR的类型来说，如DDR2：
如果是AMD的芯片组那是全部都有串电阻（靠CPU端则是SO_DIMM，靠DIMM的那是台式机用的），那是用来做阻抗匹配的。
. g/ [. F3 V& E' m如果是intel的那是接在DDR那头，是上拉电阻。数椐线是没有的，Command和Control线才接。
; N, k6 z2 V5 ^7 k) C9 ?DDR1和SDRAM==电阻的用法是不一样的
1 j5 {. d1 C1 N7 i8 A如DDR2有好多电阻都做到内存上了

wdckill

源端端接,应该是用来减少反射的!

Allen

这个要看具体情况，但一般来说DDR的Rs设计推荐靠近DIMM，这样可以减小Controller附近的空间占用。
通常情况下Controller的驱动能力较强，负载都是多个，所以这里的Rs不是严格意义上的始端匹配，主要用作通过限流或衰减控制驱动端的驱动能力，实际使用中要根据负载个数调整Rs的大小。

thidxjtu

原帖由 hunanwuxi 于 2008-9-15 23:29 发表
这要看DDR的类型来说，如DDR2：
如果是AMD的芯片组那是全部都有串电阻（靠CPU端则是SO_DIMM，靠DIMM的那是台式机用的），那是用来做阻抗匹配的。
如果是intel的那是接在DDR那头，是上拉电阻。数椐线是没有的，Comm ...

; L9 R8 m! z( @1 o
我也看到intel的主板上没有串联匹配电阻，为什么？难道intel内部已经做了匹配？

weirong

加问一个问题 我的DDR 2个 并联 DDR的地址线是复用的  也就是说12位地址线要等长  而我的DDR中间全部加了电阻 从CPU到电阻  再从电阻到两个并联的DDR  的连线要等长把 允许误差是多少

Allen

原帖由 thidxjtu 于 2008-9-16 14:34 发表
5 k9 ~5 l- v1 [% z, m: V

8 ^- q& n# }- O0 o, k0 z我也看到intel的主板上没有串联匹配电阻，为什么？难道intel内部已经做了匹配？

有些已经被集成到IC里面去了。

Allen

原帖由 weirong 于 2008-9-16 16:13 发表
" }' k" c8 [% Z0 c+ @5 n; y加问一个问题 我的DDR 2个 并联 DDR的地址线是复用的  也就是说12位地址线要等长  而我的DDR中间全部加了电阻 从CPU到电阻  再从电阻到两个并联的DDR  的连线要等长把 允许误差是多少

一般几百兆的速率100mil应该够了。

thidxjtu

原帖由 Allen 于 2008-9-16 17:34 发表
- I2 [/ B' b9 d# ^9 v
) e, O9 }( |' u0 t& V, R! l有些已经被集成到IC里面去了。

8 @4 [: W( f0 l" q# e
. J6 R4 h5 R1 n3 K可能是集成到北桥内存控制器了.

yun12

DDR2 集佶墼到 DDR2 DIE 内部   有程序自动调节

weirong

关于我的DDR的地址线加10R电阻的解释,我问了设计电路的工程师,不懂,解释如下:
能有效的消除数据线上的尖峰波,大概就是抑制高次谐波把,还有能消耗地址线上震荡引起的来回电流,  大概就和我们的振铃现象一样把,就是地址线上的电流要消耗在这个电阻上  这个解释不和比配电阻一样吗 我表达的不是很清楚 因为我也没听懂