。。呼叫 呼叫，，关于LOGIC和LAYOUT间的导入更新问题

YXT_小Q

原理图修改后：
  }% C/ a  A7 C" v
1.直接使用ECO TO PCB功能同步更新到当前已打开的PCB；
2.生成新网表，再在当前已打开的PCB中导入新网表来更新；
& s" B3 O3 n6 \1 ?3.用当前已打开的PCB与新网表进行对比，生成ECO文件，再导入ECO文件来强制更新；
" m! n$ z7 D9 ^" O) o8 Z4 k$ |' D4.打开空白PCB导入新网表建立一个新的PCB文件，，再用当前已打开的PCB与这个新建的pcb进行对比，生成ECO文件，再导入ECO文件来强制更新；
5 N2 r3 _6 w! L8 }5 j+ z1 f
5 [) k" m' e1 Y$ @- h- c+ ?----------------------------------------------------------------我用的pads9.5，,我试过了这四种方式，效果都是一样的！！还是有区别我没看出来或我操作不当？
7 J' z* A7 i4 ]以后原理图有修改增删之类的，直接用ECO TO PCB 功能不是更快更直接？

YXT_小Q

。。呼叫  呼叫，，，有一个细节，，我用第2中方式导入网表的时候，提示如图

) J$ w, M; B) {! U6 R我点击确定后，，没发现啥异常，，PCB可以更新。
' i! J) C" s6 ^- M: |
为啥会出这个警告呢？

苏鲁锭

跨软件的时候会用不同的方法吧，都是pads直接ECO。

苏鲁锭

其他方式也会用用武之地的，只是南瓜也没用过
- T4 \& P7 i- R0 H( v6 `) a0 TECO能用就懒得管其他喽~~

苏鲁锭

不知道它忽略掉了什么，没有报告文件弹出来么？你换成全英文路径看还报不报吧。