pcie AC耦合电容放置位置请教

xiaoyu19890210

超級狗 发表于 2016-3-10 21:20
9 i9 _6 f# w8 uPCIe Return Loss

狗版主啊，这个和您之前说的信号反射、相位啥的有啥关系吗？？？
3 M7 L  z# ~) x8 V7 [- `8 c
8 j! \3 L" M0 r, _" v% O9 f& p
PS：要是不爽了就当没看到，，，求别埋。。。拜谢。。。

xiaoyu19890210

超級狗 发表于 2016-3-10 21:26
樓主的洋文兒還不錯吧？
/ V  d2 l8 F+ C* @* j
3 j4 C- h& H* @/ S2 {. [. d/ t4 L有個洋人在花旗國網站上，問了同樣的問題。

% `9 [5 ^5 c: w$ }; Esorry，这么大段，才看到。。。

xiaoyu19890210

超級狗 发表于 2016-3-10 21:26
7 `5 S/ I# m2 z' I樓主的洋文兒還不錯吧？

有個洋人在花旗國網站上，問了同樣的問題。

狗版主，看了这么大段，彻底惊呆了，，，实在不能狗同啊。。。
0 b: m# ~6 f) [' a/ m. WAs the transition time of these signals is usually limited to nofaster than 100 picoseconds, the reflection coefficient is therefore 17%，，，这怎么得出来了

荒村战士

超級狗 发表于 2016-3-10 21:26
樓主的洋文兒還不錯吧？
# [. O  q) W% ^
/ j! y& d; V" S0 f' w有個洋人在花旗國網站上，問了同樣的問題。

我也请教个问题，PCIE gen1,2的AC耦合电容值推荐为0.1uf,而PCIE3.0以后推荐的AC耦合电容为0.22uf，有如下问题，期待大神解答：
问题1：Gen1,2的速率比Gen3低，为啥耦合电容Gen3的要大呢？电容越大，边沿会越缓，个人理解。
问题2：Gen3向后兼容Gen1,2，那当用0.22uf的耦合电容时，在Gen3的链路上跑Gen1,2，是不是就不符合规范推荐的AC耦合电容值啦？
4 F% ^% }6 Y4 [: ?% b6 b

超級狗

问题 1：Gen1,2 的速率比 Gen3 低，为啥耦合电容 Gen3 的要大呢？电容越大，边沿会越缓，个人理解。
電容並聯l落地（GND），充放電效應的確會造成此結果，但 AC 耦合電容式串接在訊號線上。
' S7 Y& M' k- D3 N5 G# s% t
问题 2：Gen3 后兼容 Gen1,2，那当用 0.22uF 的耦合电容时，在 Gen3 的链路上跑 Gen1,2，是不是就不符合规范推荐的 AC 耦合电容值啦？
- e) A. m9 g" @# u根據容抗計算公式 Xc = 1 / jwC，電容越大容抗越小。高頻減少一些容抗，讓相差、衰減及反射都小一些，似乎也沒什麼不對。
, X, Z3 j* t5 s! z$ N) W
, a: ~) [( M' s# [8 `8 @僅為小弟淺見！
8 p* T* |( G& _2 \& k- m7 M" l
7 C/ y3 G, X  O* e0 N4 \' B6 q# Q

diff

听说是有座子就在连接器，没有在tx段

Paradiser

xiaoyu19890210 发表于 2016-2-4 17:12
: Y$ z6 T! ^! b( u; w十分感谢版主的回答，那：
1.靠近发送端或者接受端，而不是中间，为什么？
3 b0 s7 G1 Q; T2 l8 ]2.靠近接插件放置，为什么？

不放在中间而是两边，是出于阻抗以及信号反射的考虑。具体的可以上网详细看一下，有专门对耦合电容的位置做仿真的文章。印象中是，只要靠近接收端或者发送端，效果是等同的（距离发送端或接收端同样距离），放在中间的效果最差。
+ K; b* F/ X; V; q
) k# c+ V' p2 X, R; Y1 ^

雨花台

超級狗 发表于 2017-5-18 13:24
问题 1：Gen1,2 的速率比 Gen3 低，为啥耦合电容 Gen3 的要大呢？电容越大，边沿会越缓，个人理解。
電容 ...

看了一篇技术文章，看起来容值增加的原因之一主要是提高时间常数，减小全1或者全零带来的baseline wander的影响，毕竟从GEN3开始采用128/130b编码方式，以下是技术文章链接
: f, t& q: T( Phttps://pdfserv.maximintegrated.com/en/an/AN1738.pdf