candence不能导出网表以及allegro不能关联原理图的问题

逍遥剑客

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刚学candence，遇到问题，请大家不吝赐教。我用的是16.6，文件也不在中文路径
& R: b& b' n4 G+ j* l4 n1.新建个原理图，导出网表，报错，是以为没有PCB库吗？我用的是candence自带的库，不可以吗？
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图1-3
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2.想把原理图和PCB关联，按照教程，原理图上勾选-ENABLE INTERTOOLS COMMUNICATION后，选择器件，右键却不能出现PCB editor selector 的命令

* q. |6 P3 ?) c* c0 N( a右键如图4

nat

1.从图片看出是网络表生成失败，原因有很多，具体见allegro文件夹中的log文件，从图中可以看出，电阻的封装有问题。
8 S$ b" q3 h; p' \2.关联是要导入网络表成功之后才行，而且也不用右键，原理这边选择元件allegro那边就会高亮。

逍遥剑客

nat 发表于 2016-7-28 15:29
1.从图片看出是网络表生成失败，原因有很多，具体见allegro文件夹中的log文件，从图中可以看出，电阻的封装 ...

4 e! E4 R' ]5 e3 F" v我感觉要是第一步解决了，第二步应该也就没问题了，这种问题说不清，我还是找个人实际过来看看。谢谢
. p; U1 {2 m9 g: a

980155498cai

网标都没有生成你怎么关联呢？？？？

逍遥剑客

980155498cai 发表于 2016-7-28 17:05
; \) T( q; I, _. Y% g网标都没有生成你怎么关联呢？？？？

我说的是两个pcb.第一个是新建的。第二个问题是用一个已经走线完了图纸和相应的原理图，每次关联前也要重新导一次网表么？
1 u1 h: z! {! B2 [. ^

980155498cai

逍遥剑客 发表于 2016-7-28 19:21
我说的是两个pcb.第一个是新建的。第二个问题是用一个已经走线完了图纸和相应的原理图，每次关联前也要重 ...

/ T: q+ n, s" T/ w* B如果关联不上就倒一下就好了
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why_not

首先先解决网表导入前的DRC问题，先把网表导入成功后已经就可以关联了！
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仁爱

我看了一下，你导不出网表至少有一点是错的，那就是你有些器件没有填写封装名“footprint"