DDR4 设计概述以及分析仿真案例

benwa · 发表于 2019-11-2 12:17

thank you very much

suxinxin1990 · 发表于 2019-11-4 10:11

非常不错，感谢分享

jane@2013 · 发表于 2019-11-4 11:02

感谢分享

522 · 发表于 2019-11-4 11:57

感谢分享，谢谢版主

刘中洋 · 发表于 2019-11-5 15:13

謝謝樓主!

Chris3Paul · 发表于 2019-11-5 15:24

可以点赞，支持！

hee · 发表于 2019-11-6 11:27

专业好文，感谢分享

superking18 · 发表于 2020-6-5 17:09

写的真好，膜拜学习

155351394 · 发表于 2020-6-6 10:57

好厉害的样子

Vegeta · 发表于 2020-6-7 15:04

好文，谢谢分享！

willyeing · 发表于 2020-6-8 11:19

谢谢楼主慷慨分享

deficit · 发表于 2020-6-10 10:26

请教一下，intel对DDR4接口有一个DLL group的分组要求，要求组内信号走线同层，并且组内的误差控制的较小。
想知道这个要求的考虑是什么？为什么会有这么一个DLL group的分组呢？

Yangchen521 · 发表于 2020-6-11 11:23

感谢楼主分享

我是传奇 · 发表于 2020-6-18 14:31

赞一个

六子联方 · 发表于 2020-6-18 23:31

deficit 发表于 2020-6-10 10:26: a! v5 r0 |! l( B' T, R. H
请教一下，intel对DDR4接口有一个DLL group的分组要求，要求组内信号走线同层，并且组内的误差控制的较小。 ...

应该是考虑SI吧，可以参考一下DLL的工作原理。或许可以参考一下 https://www.rambus.com/dllpll-on-a-dram/

帐号		自动登录	找回密码
密码			注册

推荐内容 /1