问：海思HI3520D这块两层的demo板DDR3未做等长照样跑，如解？

huo_xing · 发表于 2017-3-3 23:41

shiyi_jiang 发表于 2017-3-2 12:35; J4 d0 O2 E' m3 b/ K. G
是的哩。封装那么大。芯片内部的DDR引线都不知道有多长。

海思的ddr如果要自己布线，最好问下fae线长问题，或者你们软件比较牛，可以调时序

xyyzhong · 发表于 2017-3-6 16:04

这个是海思内部做了好几板才定版OK的。

shiyi_jiang · 发表于 2017-3-7 20:35

xyyzhong 发表于 2017-3-6 16:04
6 f% V, O/ Q- M2 W' c9 t! j这个是海思内部做了好几板才定版OK的。

你这是有内幕？

ljzyhjbfwh · 发表于 2017-3-8 13:40

上电memory初始化后，phy会做training，虽然长度差一些，但是training能pass，timing上就没问题。只要保证眼图的信号质量，接收端采样就没问题。

sun7963608 · 发表于 2017-3-9 14:22

记的以前看过一个资料，DDR3控制器在发地址地址和数据之前，会自动先发一个测试信号，把延时记录下来，然后再进行通讯，这样信号线就不太用考虑等长了，因为DDR控制器已经通过延时给你处理了

clp783 · 发表于 2017-3-9 18:12

海思，MSTAR的很多芯片都是这样，坐看高人解答。

djadfas · 发表于 2017-3-17 17:54

也许海思自己做芯片外面根本不需要等长芯片内部逻辑设计时候延时随便弄加减保证能够采样就好

xhy_hard · 发表于 2017-3-19 20:22

这是2层板吗？
DDR3很靠近CPU了，走线不会太长，做不做等长，无所谓。其次，可能CPU本身配置的内存速率比较低

zhuzhenqiu · 发表于 2017-3-24 16:55

zhide guanzhu

beebeevincent · 发表于 2017-3-31 16:57

哇，这个已经是很久以前的了哦
1 不做等长设计，是因为有DDR TRAINNING啊。像两层板这种，如果你真要做等长，很难实现的
2 阻抗控制：如果没有共面线，阻抗会是一百多欧，共面线可以控制在70-80欧吧
当然啦，这个方案是通过了很多次仿真和实测的，所以一点问题都没有的

xx325207 · 发表于 2017-4-11 10:25

学习了

EDA-Q · 发表于 2017-4-11 10:55

长了见识

lazybear · 发表于 2017-5-6 20:55

还要看分组的，一般本组内等长就可以了。

Plom · 发表于 2017-6-7 10:16

支持

75484702 · 发表于 2017-7-17 14:37

MSTAR MTK REALTEK 这类的方案也很多不清楚具体通信原理电视机顶盒用的比较多

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