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2017年8月8日公益PCB评审报告节选

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1#
发表于 2017-8-9 08:55 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
1.  开关电源连接电感太细了.0 `% L8 T) h! r0 N- P

3 J/ i4 e" j, t  O( z, U3 l

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 楼主| 发表于 2017-8-9 08:56 | 只看该作者
3.  ESD尽可能靠近接口.
' q6 P* d1 u/ r7 o/ E, ? , L9 O/ U7 u2 _9 u' \+ j: x, }

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 楼主| 发表于 2017-8-9 13:33 | 只看该作者
jiache 发表于 2017-8-9 11:405 X- z6 ]- d8 y0 i, J- V
这个问题,此页内出现两次,请大神给个正确示例。在此问题上是否区分滤波电容和退耦电容?请大神指点。

5 p' B6 B' L1 x0 C0 j* N不管是滤波电容还是退耦电容都不要放通路的最后面.滤波电容是靠输入端,退耦电容靠近用电管脚.
) {4 \) V+ y4 m$ w& _4 Q

点评

谢谢。  详情 回复 发表于 2017-8-10 00:05

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发表于 2017-8-9 11:40 | 只看该作者
EDA365QA 发表于 2017-8-9 09:00
* {( {3 z' p! Q1 `# A10.   电源过电容靠近PIN脚,不然电容只是摆设.

+ ?0 e! Z0 n2 K  o; }这个问题,此页内出现两次,请大神给个正确示例。在此问题上是否区分滤波电容和退耦电容?请大神指点。, {+ |0 _. I$ i# W

点评

不管是滤波电容还是退耦电容都不要放通路的最后面.[/backcolor]滤波电容是靠输入端,[/backcolor]退耦电容靠近用电管脚.[/backcolor]  详情 回复 发表于 2017-8-9 13:33

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2#
 楼主| 发表于 2017-8-9 08:56 | 只看该作者
2.  电源应补强加宽.# ^5 `! f0 @5 I
8 N1 Q: C( w' |9 G2 k" `+ @* X7 x

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4#
 楼主| 发表于 2017-8-9 08:56 | 只看该作者
4.  跨分割.
- n+ [. N5 W. p8 E" } ) ]" T5 U$ R& g7 D0 B

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5#
 楼主| 发表于 2017-8-9 08:57 | 只看该作者
5.  部分器件没有开钢网.
8 ~7 w: |0 n4 ]& s+ m3 L! p $ |1 W2 A' \% Z1 d+ C

点评

这个问题出现好多次了,是allegro经常出现的问题吗,建议在版块置顶该问题。  详情 回复 发表于 2017-8-9 09:15

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6#
 楼主| 发表于 2017-8-9 08:57 | 只看该作者
6.  PCICLK没等长.% q- j# Q- v) s) p$ Y8 p3 e

  P" e& R4 {9 S/ C! w% A0 I

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7#
 楼主| 发表于 2017-8-9 08:58 | 只看该作者
7.  电源要先过电容.' M( p: N  q) n/ W6 U! z) }

4 ^& Z" l9 X  g# d0 D, \2 a7 K9 x% N' u. c

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8#
 楼主| 发表于 2017-8-9 08:59 | 只看该作者
8.  晶体电容尽量不要在末端.6 w% K, m* X( j6 M+ H# |" ?* n
+ W0 w% T6 Y0 o  R4 T: ^* }4 |

点评

这个是为什么呢?有些两脚晶体,芯片厂家评估板就是远离放,影响大么,如何空间比较紧张情况下。  详情 回复 发表于 2017-8-9 10:26

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9#
 楼主| 发表于 2017-8-9 08:59 | 只看该作者
9.  电源没加粗没过电容.
$ W' X9 _+ T3 y7 |8 u# R+ G. D& ? 8 q& i, H! p# z1 d' r

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10#
 楼主| 发表于 2017-8-9 09:00 | 只看该作者
10.   电源过电容靠近PIN脚,不然电容只是摆设.
% l" s$ T1 M5 ?5 ^6 o, D ; L8 Q; a: q/ n0 r, Q' S

点评

这个芯片貌似电流不大,需要这么多大电容?  详情 回复 发表于 2017-11-7 17:34
这个问题,此页内出现两次,请大神给个正确示例。在此问题上是否区分滤波电容和退耦电容?请大神指点。  详情 回复 发表于 2017-8-9 11:40

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12#
发表于 2017-8-9 09:15 | 只看该作者
EDA365QA 发表于 2017-8-9 08:57
6 a0 _) B" ~6 a! z  U6 X/ D  f5.  部分器件没有开钢网.
2 a; C$ [2 Y) b* W2 N9 p
这个问题出现好多次了,是allegro经常出现的问题吗,建议在版块置顶该问题。2 Z  S2 n- W+ [/ ^$ ?7 z: C

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13#
发表于 2017-8-9 10:26 | 只看该作者
EDA365QA 发表于 2017-8-9 08:59* o9 ]! W' e$ {  v. n
8.  晶体电容尽量不要在末端.
) J( Y: p4 T7 s( C
这个是为什么呢?有些两脚晶体,芯片厂家评估板就是远离放,影响大么,如何空间比较紧张情况下。
2 {- A. @, l$ ?3 u/ e

点评

是晶体的两个电容不要放末端.  详情 回复 发表于 2017-8-9 13:27

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14#
发表于 2017-8-9 11:36 | 只看该作者
同问,请大神分析一下,谢谢。
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