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ddr3等长问题

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  • TA的每日心情
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    2024-3-18 15:56
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    [LV.3]偶尔看看II

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    1#
    发表于 2017-9-2 21:14 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    x
    1.fly-by拓扑的ddr3的dqs跟其对应的clk需要等长否,如需等长,等长做到多少?(如颗粒1的dqs1根其对应的时钟(控制器-颗粒1)
    " o/ F: z6 l6 X! F2 Q/ g2.一个控制的两个通道,两个通道的clk是否需要对应等长,就是控制到两个通道对应的颗粒的那段clk,如需要等长做到多少?
    , O4 [0 |* P1 }9 ^; O/ O& Q4 b

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    发表于 2017-9-6 10:43 | 只看该作者
    控制等长的目的也是为了保证timing的余量;走线和延迟的计算公式 V=C/sqrt(Er)
    % H( ^( ?5 n1 L% v& e( S! q) U6 ^# J1.内层周围介质均匀,Er取4.2-4.5,C光速约12inch/ns,计算后为V=166ps/inch;  n! J# e7 v7 V8 F0 o$ }
    2.表层由于暴露在空气中,Er小于4,传输速度比内层快,大约 140ps/inch;7 t/ X' R" s% S+ {5 ]8 E/ C5 i
    考虑到温度,电压,颗粒的差异,预留一定的余量可以避免问题的产生,我认为能控制在+/-1inch之内,基本能够保证时序的要求了。% r* Q1 |+ C  J4 @( y

    $ [+ g# Q3 N- `8 S) |" b9 ]- s" G还有一种情况是板子结构特殊,布板确实无法做到1inch范围之内,可以考虑通过绕线增加1个ck的周期;这个主要是跟芯片设计的DDR PHY有很大关系,当然这个需要厂家确认。# e4 X0 z: H7 n5 \' ^$ F# s

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    发表于 2017-9-5 18:53 | 只看该作者
    我冒泡来解释一下:
    " x& U* G3 }0 T% }3 F* t1、tDQSCK,这个指标在SCB15H1G这个datasheet中看到(-225,225)ps@1600,(-195,195)@1866,南亚NT5CB128M16HP要求(-225,225)ps@1333,布线需要综合考虑实际跑多少的频率,还有兼容不同颗粒的要求,取一个保守值最好,能做到+/-100ps以内最好- }4 B* T+ K, `+ Y* J
    2、flyby的拓扑结构,不需要走等长,这个靠初始化序列校验来保证。但要保证tDQSCLK在规范之内。4 i+ C6 ^6 m) F2 z$ _/ C; }* h
    , i1 Z" Q& u6 k( {! L

    点评

    你好,有点不太明白的地方想问一下,这个±150ps,这个指标是时间么,那么这个时间如何来控制呢?我理解的是走线长度的等长就是控制时间的一致性,那么这个150ps这个时间在长度上应该如何计算呢?  详情 回复 发表于 2017-9-6 10:12

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    发表于 2017-9-6 10:12 | 只看该作者
    hagelee 发表于 2017-9-5 18:53$ r& U& m5 S' l
    我冒泡来解释一下:
    ! M! d5 X& \) |6 k1、tDQSCK,这个指标在SCB15H1G这个datasheet中看到(-225,225)ps@1600,(-195,19 ...
    - u+ f8 W: c9 \  G* v0 ^+ z4 @
    你好,有点不太明白的地方想问一下,这个±150ps,这个指标是时间么,那么这个时间如何来控制呢?我理解的是走线长度的等长就是控制时间的一致性,那么这个150ps这个时间在长度上应该如何计算呢?! }1 t" |3 @1 S# ~3 V4 M

    点评

    一个ps 6mil ,150ps ,900mil  详情 回复 发表于 2017-9-6 11:17

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    2#
    发表于 2017-9-3 07:49 | 只看该作者
    1,支持flyby基本意味着控制器支持write leveling,dqs与clk无等长要求,但两者的时间差会有一个范围要求

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    150ps  详情 回复 发表于 2017-9-4 09:35

    该用户从未签到

    3#
    发表于 2017-9-4 09:35 | 只看该作者
    xxzouzhichao 发表于 2017-9-3 07:49
    % n2 S" G2 w3 G2 z; @8 d) f0 I1,支持flyby基本意味着控制器支持write leveling,dqs与clk无等长要求,但两者的时间差会有一个范围要求
    $ x& ?. c6 s! g" k5 Z* p
    150ps
    9 _( K) k, G1 S3 J6 I

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    具体换算到mil怎么换算呢  详情 回复 发表于 2017-10-20 14:34

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    7#
    发表于 2017-9-6 11:17 | 只看该作者
    cewtf 发表于 2017-9-6 10:12: _3 a! f9 F3 J4 R$ n- E; s8 Z
    你好,有点不太明白的地方想问一下,这个±150ps,这个指标是时间么,那么这个时间如何来控制呢?我理解 ...

    ; c# P9 Y: ]0 d* o: V) p一个ps  6mil   ,150ps   ,900mil
    ; H$ ~) S7 d- \' v+ ^2 o3 V4 J) i& P5 D
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    2024-3-18 15:56
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    [LV.3]偶尔看看II

    8#
     楼主| 发表于 2017-9-6 20:52 来自手机 | 只看该作者
    各位,我那个项目的控制器不支持读写平衡,导致我走的fly-by拓扑的ddr3跑不起来,现在我打算改成t形拓扑,dqs跟时钟是不是是要完全等长呢,只有一个clk

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    位宽多少?  详情 回复 发表于 2017-9-8 18:08

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    11#
    发表于 2017-9-8 16:57 | 只看该作者
    dqs与数据做等长,clk走t型,地址线走t型做等长

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    12#
    发表于 2017-9-8 18:08 | 只看该作者
    ann_wz 发表于 2017-9-6 20:52
    0 O# Y2 e6 m. u1 x/ c各位,我那个项目的控制器不支持读写平衡,导致我走的fly-by拓扑的ddr3跑不起来,现在我打算改成t形拓扑,d ...

    - X7 G/ ]0 w, r/ X* w2 N; D位宽多少?
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    [LV.3]偶尔看看II

    13#
     楼主| 发表于 2017-9-9 07:47 来自手机 | 只看该作者
    8片+ecc 72位数据,跑800m速率

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    居然还有这么蛋疼的内存控制器,也是醉了,板子画大一点,慢慢绕时序吧,估计800Mhz(1600bps)是跑不下了  详情 回复 发表于 2017-9-9 21:11

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    14#
    发表于 2017-9-9 21:11 | 只看该作者
    ann_wz 发表于 2017-9-9 07:47
    & L& ?) I7 o; V; N9 h* x* d8片+ecc 72位数据,跑800m速率

    / w, w, G& o' `1 e- V/ I! Y居然还有这么蛋疼的内存控制器,也是醉了,板子画大一点,慢慢绕时序吧,估计800Mhz(1600bps)是跑不下了- D9 G" s% p( _  S- N$ x, p

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    15#
    发表于 2017-10-20 14:34 | 只看该作者
    chen.che.ch.c. 发表于 2017-9-4 09:35- ]7 O$ N. I. k6 L2 K$ l
    150ps
    * c4 q0 ^1 ^  M2 q6 a+ E
    具体换算到mil怎么换算呢
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