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2017年11月18日QA检查报告节选

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1#
发表于 2017-11-20 10:19 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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1.跨分割了+ ~) b- P% D. f% u
. |- f, t1 C6 G& J( e! k

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2#
 楼主| 发表于 2017-11-20 10:19 | 只看该作者
2.高压电源地做隔离
) ~5 A1 s4 z: t- L5 ]( Z. v . U+ }; @5 k1 i, I) Z

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3#
 楼主| 发表于 2017-11-20 10:19 | 只看该作者
3.SDRAM没等长
" C% d& ?; A2 J ) _2 J. y( R- k! G4 X3 O7 p

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4#
 楼主| 发表于 2017-11-20 10:20 | 只看该作者
4.差分走线未按要求走线
7 F9 f+ W" Z, o: P & o7 [) H7 d  }, }

该用户从未签到

5#
 楼主| 发表于 2017-11-20 10:20 | 只看该作者
5.USB的ESD器件离接口太远了,布线先过ESD。
& J3 d4 i# U1 U  p# Q1 J7 C , A' u3 K2 z" A2 n9 o

该用户从未签到

6#
 楼主| 发表于 2017-11-20 10:20 | 只看该作者
6.有线在RF挖空区过了,参考层不完整
4 d$ ^! X, K# x$ c4 b, z; p
" z1 E$ A/ p  S8 |* D

该用户从未签到

7#
 楼主| 发表于 2017-11-20 10:21 | 只看该作者
7.400V?没有按照安规做间距隔离
+ e7 x6 y- R  {/ _ , {- a3 v/ @/ {1 w

点评

安规应该做多大隔离呢?  详情 回复 发表于 2017-11-20 21:28

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8#
 楼主| 发表于 2017-11-20 10:21 | 只看该作者
8.封装库记性与原理图不一致
- e6 E: t/ W8 e8 r, A( h5 J+ ^- l 7 b' N, [$ c& N8 y

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9#
 楼主| 发表于 2017-11-20 10:21 | 只看该作者
9.VIA的隔离盘太大,导致内层多处出现隔断,而且隔断区有走线
- F9 x: {% t0 [! S1 S+ h8 m( C: m
, g* K" O; O# I# ?/ y7 X4 W$ v2 V# ~

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10#
 楼主| 发表于 2017-11-20 10:21 | 只看该作者
10.等长处理
* [( O) ?: H) k, h
  d, S1 k, }- h. ?

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11#
 楼主| 发表于 2017-11-20 10:22 | 只看该作者
10-1.等长处理
9 ?% n: Z& e& q
* |3 b. {' i4 m1 O$ q
  • TA的每日心情
    开心
    2025-6-6 15:39
  • 签到天数: 24 天

    [LV.4]偶尔看看III

    12#
    发表于 2017-11-20 21:28 | 只看该作者
    EDA365QA 发表于 2017-11-20 10:21
    . j& t4 n9 n: t& B3 w  t: ~0 M7.400V?没有按照安规做间距隔离

    5 |2 H; W3 L5 v7 `安规应该做多大隔离呢?8 W2 ]7 r+ Z' Q9 o. A
    % E% [: G5 K6 `& P4 J

    点评

    谢谢解答  发表于 2017-11-22 16:20
    可以参考:https://www.eda365.com/thread-146811-1-1.html  详情 回复 发表于 2017-11-21 09:06

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    13#
     楼主| 发表于 2017-11-21 09:06 | 只看该作者
    edapcbsyc 发表于 2017-11-20 21:28
    $ F, Y+ W9 W9 |8 V, D  `0 _安规应该做多大隔离呢?
    7 }0 @& L8 g; X
    可以参考:https://www.eda365.com/thread-146811-1-1.html! E8 I' j2 T8 H  V
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