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楼主: bluskly
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pcie问题咨询

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16#
 楼主| 发表于 2018-4-20 22:37 | 只看该作者
超級狗 发表于 2018-4-20 14:08
7 w3 s  m$ V$ t& Z布拉斯基發現自己惡搞已經躲起來了!9 h/ B- d# E. I, d) B! q: E
1 O" s, I3 B& P' D
这两天都在调试,目前结果看来应该是自己之前认识不够充足。' _& g' ~6 J& C7 A1 N) N, L: M
测试了很多COM-E卡,发现有些卡确实通过SI5344以后不能识别PCIE设备,我们项目是一个COM-E卡挂了6个PCIE设备。采用SI5344的目的是因为很多PCIE的从设备还有系统时钟和接口时钟,这些时钟的频率是不相同的。而且很多时钟对于相位抖动有特定的一些要求,采用SI5344是因为其 Ultra-low jitter of 90 fs rms这个要求。而且根据PCIE从设备的时钟要求如下:! O8 E2 {* s& b, q9 h

5 v8 B0 N! l- c1 t& G# Y所以觉得很多晶振和buffer麻烦,而且频率都不一样。于是就用了这个芯片。8 o) k8 Z3 w" y9 r+ R) x( z9 I9 q8 k
为了时钟树的简单,于是就采用了PCIE时钟进入IN0通道,输出一路100M的pcie,在采用SI53301的时钟buffer出多路时钟给6路的PCIE从设备提供PCIE refclk。' k9 l& Y* H# h- }- M" F
- d2 u6 F' p5 k! f$ P
关于耦合方式都是按照芯片的匹配方式做的,应该没啥问题。目前看来引起这个问题还是时钟不是同源处理,估计COM-E卡内部也能够配置或者其他的,正在考虑跟COM-E卡的技术支持进行探讨。
' L' h, P1 ~! T- ]# y) M1 N$ b, U5 p5 M8 I  t0 K- `
出现了这个问题,特地查了一些相关的资料,根据PCIE规范看来,不同源也是可以的,但是对于时钟要求更高。% `8 U1 e5 ^- R/ ]0 w
4 G! z; e0 K, I# g5 w! }
一般而言,为了减少麻烦,最好是采用同源时钟来设计。
4 \" e* y7 m. A8 S一般大家推荐也是采用同源时钟来使用。
: N* m2 b' u# S7 t' t+ I5 r9 s# ] & P, A( x5 n4 F' i  y
: I9 i+ x; M- m7 R* T4 }
5 n0 ~2 A2 h9 I& p0 ?% j" [
最后,将自己找到的几个相关的资料发出来,大家以后设计的时候也注意一下。
9 W3 ^* p' S9 |) Z$ F AN562.pdf (11.37 MB, 下载次数: 1)
5 A0 x* M( f( R5 C5 f5 n AND9202-D.PDF (179.35 KB, 下载次数: 2) % m( n: S, Y- K& y
IDT_AN843_APN_20140513.pdf (1.81 MB, 下载次数: 1)
7 X" _2 G: J+ k; K6 B/ h6 X! n, Q  U8 z7 k
6 ?2 h- d# @% \9 I* x0 t1 O2 B

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该用户从未签到

17#
发表于 2018-4-20 22:57 | 只看该作者
本帖最后由 超級狗 于 2018-4-20 22:58 编辑
) C& f& Q1 t+ P# m" c
. o& F3 ?( D! q! ^; M) H7 c, FSiliconLabs Clock Buffer Quick Slection Guiide
; V# ?% v" l) T1 z7 ^& h5 K) _: R2 ~1 R0 V+ s) B
0 [& H' \7 I# ?( d6 X- f
! @! |6 J9 N  M/ x6 e2 j& }+ f% j

* w" Z5 t' n4 G, E$ I( t

SiliconLabs Clock Buffer Quick Slection Guide.jpg (209.71 KB, 下载次数: 2)

SiliconLabs Clock Buffer Quick Slection Guide.jpg

clock-buffers-quick-reference.pdf

1.81 MB, 下载次数: 0, 下载积分: 威望 -5

该用户从未签到

19#
发表于 2018-4-24 10:46 | 只看该作者
会不会驱动能力的问题?
  • TA的每日心情
    擦汗
    2019-11-15 15:00
  • 签到天数: 1 天

    [LV.1]初来乍到

    21#
    发表于 2018-5-4 16:09 | 只看该作者
    000000000000

    该用户从未签到

    22#
    发表于 2018-5-22 20:48 | 只看该作者
    虽然楼主做了很多验证了,但是从理论分析来看,这个问题可能根本原因还真不是时钟同频同相导致,本身高速接口就有机制搞定两端不同频的问题,多半还是时钟质量导致,抖动的可能性较大。

    点评

    你说的 我也怀疑过。并且单独在pcie device端直接给过一个100M的晶振SI9121+SI53306的buffer输出作为refclk。不再使用cpu同步下来的refclk,但是实际情况就是不能够link起来。难道跟pcie device有关系?  详情 回复 发表于 2018-5-30 16:00

    该用户从未签到

    23#
     楼主| 发表于 2018-5-30 16:00 | 只看该作者
    ABCDJ 发表于 2018-5-22 20:48
    7 K% a8 e, F; @; \# B虽然楼主做了很多验证了,但是从理论分析来看,这个问题可能根本原因还真不是时钟同频同相导致,本身高速接 ...

    , a# E! Z/ y) {) b你说的 我也怀疑过。并且单独在pcie device端直接给过一个100M的晶振SI9121+SI53306的buffer输出作为refclk。不再使用cpu同步下来的refclk,但是实际情况就是不能够link起来。难道跟pcie device有关系?! k, G2 B: n% ?$ g2 C& [! t* t
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