找回密码
 注册
12
返回列表 发新帖
楼主: 巴丹先森
打印 上一主题 下一主题

GDDR5内层线路完成图

[复制链接]

该用户从未签到

16#
 楼主| 发表于 2018-6-29 09:29 | 只看该作者
EDAhfq 发表于 2018-6-28 11:19
% K2 w1 Q9 N0 c. {$ Z纠正一点,这个是DDR4!不是DDR5
- f4 W% j: ~# X. H5 @3 N
额。。。你确定你做过ddr4? 这和ddr34完全不一样吧* z+ o6 `" r* ]' `1 k

该用户从未签到

17#
发表于 2018-6-29 16:43 | 只看该作者
学习了,谢谢楼主分享
  • TA的每日心情

    2021-5-6 15:00
  • 签到天数: 73 天

    [LV.6]常住居民II

    19#
    发表于 2018-8-15 10:05 | 只看该作者
    同一片DDR为什么要分两层,在X86上是有规定的 同一片DDR的数据要在同一层。显卡内存应比电脑内存要求更高

    点评

    这不是带dimm条的那种。一片颗粒有四组数据,做到每组同层就好了~不可能四组数据全都一层出的 你可以试试  详情 回复 发表于 2018-9-17 10:11

    该用户从未签到

    20#
     楼主| 发表于 2018-9-17 10:11 | 只看该作者
    zoudayu 发表于 2018-8-15 10:05) S' X3 U( W% i5 V/ h$ ?
    同一片DDR为什么要分两层,在X86上是有规定的 同一片DDR的数据要在同一层。显卡内存应比电脑内存要求更高
    5 j$ }2 T% ~, t* V5 i/ g# f8 z9 [
    这不是带dimm条的那种。一片颗粒有四组数据,做到每组同层就好了~不可能四组数据全都一层出的 你可以试试
    8 D: z5 P5 z9 f

    该用户从未签到

    22#
    发表于 2020-7-8 23:26 | 只看该作者
    学习学习GRR5
  • TA的每日心情
    奋斗
    2024-3-18 15:56
  • 签到天数: 10 天

    [LV.3]偶尔看看II

    23#
    发表于 2020-7-10 15:39 | 只看该作者
    毫无难度可言,哈哈

    该用户从未签到

    25#
    发表于 2020-7-14 16:53 | 只看该作者
    差分出线位置为什么不用neck走出来,这样出线确定不会有问题吗?
  • TA的每日心情

    2024-12-30 15:17
  • 签到天数: 150 天

    [LV.7]常住居民III

    26#
    发表于 2022-11-25 14:23 | 只看该作者
    我只有做DDR的经验,关于GDDR,我有几个疑问咨询一下。
    ' G1 r( U5 c3 ?) |* y1 我看到你的WCK信号没有与自己同组的data信号走同层,这个是规则允许的吗?$ T6 |3 F, `5 u8 e8 z' J/ v8 q* F2 W
    2你们在处理data信号时,管脚顺序应该没有这么顺吧,swap的规则是什么?
    . A4 F$ d* j4 S  B: p+ L# t3 我手上也有一些参考板,但是感觉等长规则没这么严苛。基本上不用绕线。  _' F# Y5 j' _  \7 x2 ?1 X! r
    你们的等长要求出自哪里的?能分享一下看看吗?  多谢
    您需要登录后才可以回帖 登录 | 注册

    本版积分规则

    关闭

    推荐内容上一条 /1 下一条

    EDA365公众号

    关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

    GMT+8, 2025-5-30 05:59 , Processed in 0.078125 second(s), 20 queries , Gzip On.

    深圳市墨知创新科技有限公司

    地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

    快速回复 返回顶部 返回列表