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楼主: 巴丹先森
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GDDR5内层线路完成图

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该用户从未签到

16#
 楼主| 发表于 2018-6-29 09:29 | 只看该作者
EDAhfq 发表于 2018-6-28 11:19
+ g/ d1 k- a' g6 Z$ N  |纠正一点,这个是DDR4!不是DDR5
9 a" H: \7 T3 s) x9 C
额。。。你确定你做过ddr4? 这和ddr34完全不一样吧
9 {. z' P/ B! ^- V1 x& k, l$ g, C1 `

该用户从未签到

17#
发表于 2018-6-29 16:43 | 只看该作者
学习了,谢谢楼主分享
  • TA的每日心情

    2021-5-6 15:00
  • 签到天数: 73 天

    [LV.6]常住居民II

    19#
    发表于 2018-8-15 10:05 | 只看该作者
    同一片DDR为什么要分两层,在X86上是有规定的 同一片DDR的数据要在同一层。显卡内存应比电脑内存要求更高

    点评

    这不是带dimm条的那种。一片颗粒有四组数据,做到每组同层就好了~不可能四组数据全都一层出的 你可以试试  详情 回复 发表于 2018-9-17 10:11

    该用户从未签到

    20#
     楼主| 发表于 2018-9-17 10:11 | 只看该作者
    zoudayu 发表于 2018-8-15 10:05
    # @: `6 c$ f2 T$ w同一片DDR为什么要分两层,在X86上是有规定的 同一片DDR的数据要在同一层。显卡内存应比电脑内存要求更高
    / o7 w- A7 r1 k4 P. z- C# u5 q
    这不是带dimm条的那种。一片颗粒有四组数据,做到每组同层就好了~不可能四组数据全都一层出的 你可以试试
    9 B: N! |1 D0 v9 s0 f1 s% z

    该用户从未签到

    22#
    发表于 2020-7-8 23:26 | 只看该作者
    学习学习GRR5
  • TA的每日心情
    奋斗
    2024-3-18 15:56
  • 签到天数: 10 天

    [LV.3]偶尔看看II

    23#
    发表于 2020-7-10 15:39 | 只看该作者
    毫无难度可言,哈哈

    该用户从未签到

    25#
    发表于 2020-7-14 16:53 | 只看该作者
    差分出线位置为什么不用neck走出来,这样出线确定不会有问题吗?
  • TA的每日心情

    2024-12-30 15:17
  • 签到天数: 150 天

    [LV.7]常住居民III

    26#
    发表于 2022-11-25 14:23 | 只看该作者
    我只有做DDR的经验,关于GDDR,我有几个疑问咨询一下。+ V4 q; X  V! Y
    1 我看到你的WCK信号没有与自己同组的data信号走同层,这个是规则允许的吗?9 `( _4 P( ?" U( r  [. Q3 W
    2你们在处理data信号时,管脚顺序应该没有这么顺吧,swap的规则是什么?0 T% }4 L2 `$ {( j
    3 我手上也有一些参考板,但是感觉等长规则没这么严苛。基本上不用绕线。
    2 A3 h/ Y; a+ Q' x- C" Q你们的等长要求出自哪里的?能分享一下看看吗?  多谢
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