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技术干货 | 如何快速通过串行链路设计合规性检查并减少成本?COM/JCOM了解一下

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发表于 2018-7-30 10:32 | 显示全部楼层 |阅读模式

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在当今这个数据速率高达两位数Gbps时代里,工程师的工作越来越不容易,正确地设计并表征系统以符合不断更新的业内标准搞得大家焦头烂额,不仅要对高速串行链路及其所有损耗进行仿真,还得通过合规测试。
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更要命的是,大家熟悉的依靠比较不同频域参数(例如插入损耗、回波损耗、串扰等)从而发现设计缺陷的传统合规性检查方法已经out了!

. T! a7 b. i3 [) h( R  r; L/ B7 L
由于没有考虑到不同参数的相互依存性和权衡裕量问题,传统方法容易导致过度设计和成本过高问题。例如,如果一个设计满足插入损耗和串扰指标且有很大裕量,而仅有回波损耗一点点不达标时,那么即使它实际上能够完美运行也一样会被视为设计上的不合规。那怎么办呢?

* P, s* z- x6 b2 l' c
Channel Operating Margin(COM)——通道裕量,是IEEE802.3bj-2014 100 Gb/s背板操作和铜缆以太网标准中介绍的合规性检查方法。作为时域规范,其定义如下:
COM = 20 log10(As/Ani)
其中,As和Ani是指接收器输出端的信号和噪声幅值,并考虑整个端对端通道特性(包括发射器(TX)、接收器(RX)和通道损耗)的影响。
7 X- l& r2 R5 [# F9 r7 d
As由通道中的s参数计算出来,包括近端和远端的串扰路径、TX和RX器件封装模型、TX FFE和RXCTLE滤波器、TX和RX输出/输入阻抗模型、以及RX DFE模型。相对于来源于发射器、均衡后的残余ISI、抖动(转换为幅度噪声)、峰值串扰的噪声与COM指定的RX噪声滤波器级联的CTLE噪声,由于FFE、CTLE和DFE的均衡抽头都实现了优化,As也相应实现了最大化。
  t% D2 T+ N5 d" l, ^, g
噪声幅度Ani是在假设为高斯噪声分布的情况下,根据传播到接收器输出端的所有噪声源的组合分布函数来计算的,并通过将累积分布函数等同于检测器误差率(DER0)来求解,以使得到的噪声电平对应于该统计误差率。当COM值超过某个阈值,如IEEE802.3bj标准中的3dB,即满足设计合规性要求。值得一提的是,COM是由许多相互关联的信号变量组成的,因而工程师才能在满足BER或DER0要求的前提下进行设计权衡。& n" j6 f9 d9 D" C
! D: U1 c# q6 X8 w* x0 ]2 T
JCOM是针对JEDEC JESD204C C类物理层规范的合规性方法,用于将数据转换器(ADC和DAC)连接到逻辑器件(如ASIC、FPGA等)的高速串行链路(数据速率范围从6.375 Gbps到32 Gbps)。
JCOM = 20 log10(As/Ani)
与COM一样,JCOM也是在接收器输出端计算信噪比(SNR)的时域测量值,并允许设计人员灵活管理链路中TX、RX和通道损耗之间的权衡。它包含对COM的几种改进,比如定制化器件封装模型以及频率相关的TX/RX输出/输入阻抗模型。当JCOM值大于阈值2dB时,设计即满足合规性要求。
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# ^2 f4 G# V% p
那么,使用COM或JCOM将对我们的工作有何益处? 主要有以下三点:! g( y/ K: i7 [' _, R& h- M9 o. L5 ^
1. 在通道损耗、串扰、发射器和接收器指标之间进行设计权衡,以避免过度设计和成本增加
2. 一旦获得考虑串扰因素的通道S参数,可直接、迅速地确认设计是否满足合规性要求
3. 可使用COM /JCOM来帮助确定系统架构设计中的决策问题,例如FFE、CTLE、DFE配置和均衡抽头数
# g0 `7 A& M$ o  J
COM / JCOM可帮助我们以更快速、高效的方式通过合规性检查、并减少过度设计,这对于今后的高速串行链路设计至关重要。
* S$ m4 U" C8 Z& w, C
cadence的SigrityTM SystemSITM现已包含COM通道合规性功能,可帮助工程师快速便捷地判断系统设计是否满足要求。JCOM通道合规性功能将于不久后问世,敬请期待。
: b! z- B+ u% o6 c# S5 H& s
如果您正在被通道合规性仿真问题所困扰,请联系我们,我们将运用SystemSI的COM通道合规性技术快速解决您的烦恼。

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+ U$ ]- n; q0 \+ W4 j  ^
*有关COM计算的详细信息,请参阅IEEE802.3bj-2014标准的附录93A。6 H* B! g8 O+ O8 x6 Z
*JCOM信息,请参阅JEDEC JESD204C标准的5.12节和附录E。

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