请教一个vhdl小程序的问题

chenxfei

程序一：
" P# q- g# {0 @1 ~! uentity latch is
4 T) f; }9 v2 X% Y8 z1 u    Port ( D : in  STD_LOGIC;
           ENA : in  STD_LOGIC;
4 C; {2 E( I# }( z6 h. H           Q : out  STD_LOGIC);
end latch;
7 ?% E" R( t3 `9 P. \architecture Behavioral of latch is
/ ]; }4 B0 t4 _. w9 \* r  SIGNAL sig_save :STD_LOGIC;
    begin
    PROCESS(D,ENA)
     begin
- \0 w( y2 F6 E1 _/ x     IF(ENA='1') THEN
! H. T. y7 f" i$ S      SIG_SAVE<=d;
    END IF;   
     Q<=SIG_SAVE;
   
' `* O# `) h" u! Z   END PROCESS;
/ l* l3 A. k3 B
end Behavioral;
程序二：
! |6 `' q5 u( t5 ^0 {" p" eentity latch is
1 A( o; O/ i- b2 H$ o    Port ( D : in  STD_LOGIC;
           ENA : in  STD_LOGIC;
+ X# k& N  g, @8 g           Q : out  STD_LOGIC);
. R1 i2 n( F4 ?" I4 vend latch;
architecture Behavioral of latch is
* d9 l0 b4 v9 Z  －－SIGNAL sig_save :STD_LOGIC;
; C* Z) a* J- X7 J    begin
    PROCESS(D,ENA)
) ^- ]9 D2 S; X. l1 h7 x3 W$ W$ }     begin
: p5 ?$ H) s# g9 }; J3 I, v) g     IF(ENA='1') THEN
) Z; H. q3 l" m/ V/ v　　　Ｑ<=D;
' r; S! O/ b" S! Z- J0 ~    －－  SIG_SAVE<=d;
" q+ d, {; Q2 Q    END IF;   
     －－Q<=SIG_SAVE;
   
7 G5 U0 D  y  u& v( o   END PROCESS;

8 _+ R/ z6 i: n; \& yend Behavioral;
2 i& N* ~9 y+ Z5 l两个程序变动很少，第一个程序，Ｑ与Ｄ的前一个状态一致，即锁存Ｄ的前一个状态，而程序二Ｑ与Ｄ的当前值一致，为什么？？

kellerman

你肯定第一个程序是Q与D的前一个状态一致而不是与当前状态一致吗？

flyingwxj

我对 VHDL 不是很熟。
在程序一中：
如果 PROCESS 里面是顺序执行的话，Ｑ就会与Ｄ的前一个状态一致；而如果是并行执行的话 Ｑ就会与Ｄ的当前值一致。
程序二没什么好说的。

marshal_li

信号有延时的