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现象一：这板子的PCB设计要求不高，就用细一点的线，自动布吧 Qj&uG7 s(
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点评：自动布线必然要占用更大的PCB面积，同时产生比手动布线多好多倍的过孔，在批量很大的产品中，PCB厂家降价所考虑的因素除了商务因素外，就是线宽和过孔数量，它们分别影响到PCB的成品率和钻头的消耗数量，节约了供应商的成本，也就给降价找到了理由。 r5pWP9C
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现象二：这些总线信号都用电阻拉一下，感觉放心些。 /'VHue/
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点评：信号需要上下拉的原因很多，但也不是个个都要拉。上下拉电阻拉一个单纯的输入信号，电流也就几十微安以下，但拉一个被驱动了的信号，其电流将达毫安级，现在的系统常常是地址数据各32位，可能还有244/245隔离后的总线及其它信号，都上拉的话，几瓦的功耗就耗在这些电阻上了。 6!Pp@'JpH
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现象三：CPU和FPGA的这些不用的I/O口怎么处理呢？先让它空着吧，以后再说。 { p~ lGC - P( |& r- O' o
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点评：不用的I/O口如果悬空的话，受外界的一点点干扰就可能成为反复振荡的输入信号了，而MOS器件的功耗基本取决于门电路的翻转次数。如果把它上拉的话，每个引脚也会有微安级的电流，所以最好的办法是设成输出（当然外面不能接其它有驱动的信号） 2B'H %K2iW 4 N$ h; E! ^6 D: v9 Y) G5 }% }- I
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现象四：这款FPGA还剩这么多门用不完，可尽情发挥吧 "KKGsN
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3 |: O; ?5 w- b& F! f- ]1 k点评：FGPA的功耗与被使用的触发器数量及其翻转次数成正比，所以同一型号的FPGA在不同电路不同时刻的功耗可能相差100倍。尽量减少高速翻转的触发器数量是降低FPGA功耗的根本方法。 a*+.#x / |6 P( V5 n5 O% M+ I9 a
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现象五：这些小芯片的功耗都很低，不用考虑 Q "rf
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点评：对于内部不太复杂的芯片功耗是很难确定的，它主要由引脚上的电流确定，一个ABT16244，没有负载的话耗电大概不到1毫安，但它的指标是每个脚可驱动60毫安的负载（如匹配几十欧姆的电阻），即满负荷的功耗最大可达60*16=960mA，当然只是电源电流这么大，热量都落到负载身上了。 a%-9]"P{+
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# c- F" n3 o6 ]- ^$ l. ~( D现象六：存储器有这么多控制信号，我这块板子只需要用OE和WE信号就可以了，片选就接地吧，这样读操作时数据出来得快多了。 Hq>E3P.KD % H7 p8 U- Z% S6 }. N, }1 o5 ^
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( C* \8 q4 e' I/ t点评：大部分存储器的功耗在片选有效时（不论OE和WE如何）将比片选无效时大100倍以上，所以应尽可能使用CS来控制芯片，并且在满足其它要求的情况下尽可能缩短片选脉冲的宽度。 3Xc>1 SE*
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$ Y5 z; W9 Q6 d* d! H现象七：这些信号怎么都有过冲啊？只要匹配得好，就可消除了 =8{gb / k F! v3 z3 p/ |& }: }$ E
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% |( c+ q6 d! p点评：除了少数特定信号外（如100BASE-T、CML），都是有过冲的，只要不是很大，并不一定都需要匹配，即使匹配也并非要匹配得最好。象TTL的输出阻抗不到50欧姆，有的甚至20欧姆，如果也用这么大的匹配电阻的话，那电流就非常大了，功耗是无法接受的，另外信号幅度也将小得不能用，再说一般信号在输出高电平和输出低电平时的输出阻抗并不相同，也没办法做到完全匹配。所以对TTL、LVDS、422等信号的匹配只要做到过冲可以接受即可。 BJkH ba]$
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6 C0 [2 e& t6 c. V0 s0 ?现象八：降低功耗都是硬件人员的事，与软件没关系. @ ( V\` x/ D9 ?, _) T# z/ o6 U4 z; m
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8 L! O) y* o; e2 [0 H点评：硬件只是搭个舞台，唱戏的却是软件，总线上几乎每一个芯片的访问、每一个信号的翻转差不多都由软件控制的，如果软件能减少外存的访问次数（多使用寄存器变量、多使用内部CACHE等）、及时响应中断（中断往往是低电平有效并带有上拉电阻）及其它争对具体单板的特定措施都将对降低功耗作出很大的贡献。 Z*B}w]JH ' i V) U8 H9 ?( j+ Q3 x4 U
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现象九：CPU用大一点的CACHE，就应该快了 Fp]bh*T"
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/ M$ Z& O5 [" T! @/ K m点评：CACHE的增大，并不一定就导致系统性能的提高，在某些情况下关闭CACHE反而比使用CACHE还快。原因是搬到CACHE中的数据必须得到多次重复使用才会提高系统效率。所以在通信系统中一般只打开指令CACHE，数据CACHE即使打开也只局限在部分存储空间，如堆栈部分。同时也要求程序设计要兼顾CACHE的容量及块大小，这涉及到关键代码循环体的长度及跳转范围，如果一个循环刚好比CACHE大那么一点点，又在反复循环的话，那就惨了。 SDc*eOU<|| # J" E; |3 a. I( U2 N8 M- p2 j3 h
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# `1 \7 B. i' l9 Q# N' N2 G- e现象十：存储器接口的时序都是厂家默认的配置，不用修改的 |-%K %q[_F & {$ y) a4 Y ?% B* j b8 V& p Y* ^
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点评：BSP对存储器接口设置的默认值都是按最保守的参数设置的，在实际应用中应结合总线工作频率和等待周期等参数进行合理调配。有时把频率降低反而可提高效率，如RAM的存取周期是70ns，总线频率为40M时，设3个周期的存取时间，即75ns即可；若总线频率为50M时，必须设为4个周期，实际存取时间却放慢到了80ns。 <>-o}Zr5o 2 z( i, G- s+ W% c$ {
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* }7 k. ?1 Q8 A9 l现象十一：这个CPU带有DMA模块，用它来搬数据肯定快 ib)d"C1E# + B2 X7 y; G8 H+ F$ i9 a: e _
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点评：真正的DMA是由硬件抢占总线后同时启动两端设备，在一个周期内这边读，那边写。但很多嵌入CPU内的DMA只是模拟而已，启动每一次DMA之前要做不少准备工作（设起始地址和长度等），在传输时往往是先读到芯片内暂存，然后再写出去，即搬一次数据需两个时钟周期，比软件来搬要快一些（不需要取指令，没有循环跳转等额外工作），但如果一次只搬几个字节，还要做一堆准备工作，一般还涉及函数调用，效率并不高。所以这种DMA只对大数据块才适用。 ZKR!s} T"
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现象十二：100M的数据总线应该算高频信号，至于这个时钟信号频率才8K，问题不大。 =g"z}K # |2 @' X2 D) j" }( M! k
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点评：数据总线的值一般是由控制信号或时钟信号的某个边沿来采样的，只要针对这个边沿保持足够的建立时间和保持时间即可，此范围之外有干扰也罢过冲也罢都不会有多大影响（当然过冲最好不要超过芯片所能承受的最大电压值），但时钟信号不管频率多低（其实频谱范围是很宽的），它的边沿才是关键的，必须保证其单调性，并且跳变时间需在一定范围内。 bvax8vt5
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. }+ ]. @0 m! P9 v5 t0 L现象十三：既然是数字信号，边沿当然是越陡越好 ${ZU =)
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点评：边沿越陡，其频谱范围就越宽，高频部分的能量就越大；频率越高的信号就越容易辐射（如微波电台可做成手机，而长波电台很多国家都做不出来），也就越容易干扰别的信号，而自身在导线上的传输质量却变得越差，因此能用低速芯片的尽量使用低速芯片。 2[U(sIO; + S% \# i' R- V0 z+ `9 L) {
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现象十四：信号匹配真麻烦，如何才能匹配好呢？ '.| ; zp4
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点评：总的原则是当信号在导线上的传输时间超过其跳变时间时，信号的反射问题才显得重要。信号产生反射的原因是线路阻抗的不均匀造成的，匹配的目的就是为了使驱动端、负载端及传输线的阻抗变得接近，但能否匹配得好，与信号线在PCB上的拓扑结构也有很大关系，传输线上的一条分支、一个过孔、一个拐角、一个接插件、不同位置与地线距离的改变等都将使阻抗产生变化，而且这些因素将使反射波形变得异常复杂，很难匹配，因此高速信号仅使用点到点的方式，尽可能地减少过孔、拐角等问题。 |
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发表于 2009-4-22 22:44
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发表于 2010-8-9 11:45
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学到了，感谢