板级电源阻抗分析疑惑

linxiufeng2015 · 发表于 2019-3-17 22:03

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问题来自《cadence高速电路设计allegro Sigrity SI/PI/EMI设计指南》一书中的2.2.2章节。
1.通过仿真得到的波形切换到Z参数后显示的是主芯片的开路阻抗还是短路阻抗？
2.开路阻抗或短路阻抗是怎么得到的？
3.为什么说VRM和BULK电容并联后输出阻抗再低频段呈现短路特性？
4.端口设置时是否只需设置主芯片的VCC端口即可？

gabbana0529 · 发表于 2019-3-27 17:41

1. 看图就知道是开路. 没有放VRM. 低频阻抗很大
2. 开路就是没有电源时量到的阻抗. 短路就是有开电源量的.
3. 这句话就是你把电源打开的意思，电源打开量到的就是短路阻抗，没开电源量到的就是开路阻抗. 注意开路跟段路后半段图形是重合的，意思就是高频段的阻抗是由负载跟被动元件(电阻电容电感PCB走线)主导，由图可知低频段的阻抗是由电源VRM主导. 你在研究电源完整性主要都是看后半段. 调适不同被动元件对高频的影响. 你可以把时域电流用数学转换成频域表示. 高频阻抗高表示系统对瞬态抽载反应慢. 电压压降因此变化较大. 电压不稳就不能保证后端IC能正常工作。

yangjinxing521 · 发表于 2019-3-18 10:32

好像要设置端口啥的。。。

蓝色的天口 · 发表于 2019-3-18 16:42

本帖最后由蓝色的天口于 2019-3-18 16:44 编辑

111111111111

mggimg · 发表于 2019-3-18 19:03

应该是在VRM端加一个毫欧级别的电阻下地吧

lkmmmqfn2222 · 发表于 2019-4-2 17:48

特地上线怒顶一下楼上。

frogwell · 发表于 2019-4-4 18:09

谢谢楼主分享！

Trunktren · 发表于 2019-4-28 00:35

为毛我出来了结果总是如上图所示，求解

Lee_G10D0 · 发表于 2019-5-22 09:18

学习

xiuzhong200402 · 发表于 2019-8-26 22:05

围观

wx87899102 · 发表于 2019-8-28 14:06

您好，我现在也在学习《cadence高速电路设计allegro Sigrity SI/PI/EMI设计指南》这本书，看到你发的帖子有些问题想请教您，方便加我一下微信吗？15192499002谢谢

wx87899102 · 发表于 2019-8-28 14:07

Trunktren 发表于 2019-4-28 00:35
. D9 g3 z7 ~" V6 J* w5 {1 l; u为毛我出来了结果总是如上图所示，求解

我仿真出来的结果也是这样，是不是哪里设置错了？你解决了没有？

Trunktren · 发表于 2019-10-13 18:41

Trunktren 发表于 2019-4-28 00:352 C" u5 k* W4 d' ~0 s! A
为毛我出来了结果总是如上图所示，求解

看的参数有问题，图中邮件，点击有X,Y什么什么得那个选项。

anguchou · 发表于 2019-11-6 12:01

:):)

webXZ · 发表于 2021-1-15 14:56

gabbana0529 发表于 2019-3-27 17:41' m3 Q2 [5 \: Q8 ]$ j8 Y
1. 看图就知道是开路. 没有放VRM. 低频阻抗很大$ G9 G! d7 v# j1 K9 t- U- A
2. 开路就是没有电源时量到的阻抗. 短路就是有开电源量的. ...

怎么把电源打开啊

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