利用vhdl实现分频

chenqinte

我想用vhdl实现时钟的分频,但我只会50%占空比的偶数分频,因为还是菜鸟,不太了解怎么进行奇数和小数分频,请大虾指教.最好有程序例子进行说明,谢谢

chenqinte

3 }+ B- o1 t! {- g$ q- R没人顶哦,这是我写的一个小程序不过仿真的结果可以实现3分频,但在板子上跑时,分频乱七八糟的,不知道为什么
library ieee;
6 L, N/ r$ k; Y6 I+ Q; b. m; \9 ^use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
# n6 n8 h  }' `' w5 O* g' \use ieee.std_logic_unsigned.all;
entity febpin is
port(
  clk:in std_logic;
  div3:inout std_logic
  );
end;
architecture behavioral of febpin is
signal cnt:integer range 0 to 2;
signal q:std_logic:='0';
: R% j! R0 o* B  S7 y* sbegin
process(clk)
, E/ ]3 \8 x" Y& m. Q! g" k begin
" J3 Q# b9 e/ A( o( i  d6 ^: B" | if (clk'event) then
  if cnt=2 then
' v  E% r7 Q. g8 Q, i+ Z  U( Z  q<=not q;
. C; q  x' a8 \( m+ i& _  cnt<=0;
  else
5 h. p' I' f- n5 c& h7 v  cnt<=cnt+1;
  end if;
end if;
) A% S6 `% |& H% G- ?1 x end process;
div3<=q;
& h# `8 I- j1 v7 aend behavioral;