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EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › 超前-滞后型DPLL提取位同步时钟的实现 ------- FPGA
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超前-滞后型DPLL提取位同步时钟的实现 ------- FPGA

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thinkfunny

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1#
发表于 2019-5-30 13:17 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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超前-滞后型DPLL提取位同步时钟的实现 ------- FPGA
2 O. |; c5 S4 t" l
, r6 d! k! X: [9 l
好久没更新了。这几天研究了DPLL提取位同步时钟的FPGA实现。DPLL和PLL一样，由鉴相器、环路滤波器和数控振荡器组成。
$ H! P: t. A7 q* m下面就是DPLL的基本框图。2 N; s0 g* M  y9 h& R' \1 n" y
游客，如果您要查看本帖隐藏内容请回复

3 {$ E) M" ?. l& M0 s( m# i. t% t2 v$ X2 W  ~
+ X8 x7 s( q* ^( U: {

9 }4 \: O- A/ H  v% c9 z8 k% y
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$ o: o5 K; j1 U$ A" P0 R( R

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kinidrily

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2#
发表于 2019-5-30 17:51 | 只看该作者
回复看看DPLL的基本框图

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认命踏实苦干

该用户从未签到
3#
发表于 2019-6-3 00:04 | 只看该作者
谢谢分享

“来自电巢APP”

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wu6886

该用户从未签到
4#
发表于 2019-6-3 06:58 | 只看该作者
這個我不懂!但還是謝謝分享
) u) F2 ^* e8 S; {4 o- Q0 n2 i  f

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GB20

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5#
发表于 2020-4-27 13:39 | 只看该作者
可以用，呀楼主& h; ]! F6 p& g8 q, [# b& f5 d' h

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雷北城

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7#
发表于 2020-12-28 14:05 | 只看该作者
谢谢分享，学习了！

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@一米阳光
  • TA的每日心情
    难过
    2020-4-16 15:10

    • 签到天数: 1 天

    [LV.1]初来乍到
    8#
    发表于 2023-3-23 14:15 | 只看该作者
    已陷入困境
    ! w7 ?/ o* B7 D( w# {% S

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    prommes

    该用户从未签到
    9#
    发表于 2023-4-4 09:26 | 只看该作者
    不太懂，正好看一下

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    Dc202405222a

    该用户从未签到
    10#
    发表于 2024-5-22 00:33 | 只看该作者
    刚好做这个设计

    “来自电巢APP”

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    philips
  • TA的每日心情
    慵懒
    2020-12-25 15:27

    • 签到天数: 46 天

    [LV.5]常住居民I
    11#
    发表于 2025-6-10 09:04 | 只看该作者
    感谢分享，感谢分享
    . d% N8 G( v# e7 T/ w1 d

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    瞪郜望源_21
  • TA的每日心情
    开心
    2025-8-12 15:15

    • 签到天数: 1145 天

    [LV.10]以坛为家III
    12#
    发表于 2025-6-17 11:41 | 只看该作者
    详尽深度的资料，内容很有指导意义，学下

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    Dc2025010227a
  • TA的每日心情
    开心
    2025-8-13 15:03

    • 签到天数: 43 天

    [LV.5]常住居民I
    13#
    发表于 2025-6-30 13:16 | 只看该作者
    感谢楼主分享

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