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FPGA -- SRIO通信(2)接收

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发表于 2019-8-19 13:35 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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一、系统概述
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SRIO数据进入IP核,首先进行一定的数据解析。解析完毕之后产生fifo的wen 和 data信号写入fifo。: F/ q$ I6 l) B% F$ |9 r
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3#
发表于 2020-1-17 09:13 | 只看该作者
求大神赐教,在线急需

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4#
发表于 2020-1-17 09:19 | 只看该作者
求大神赐教,在线急需) S8 d/ S7 |/ U1 z: {3 K

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5#
发表于 2020-2-15 16:16 | 只看该作者
看看刚好学习学习) j' X( `$ a2 F& L0 |  C

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8#
发表于 2020-7-3 15:34 | 只看该作者
学习一下下下下
  • TA的每日心情
    开心
    2025-8-19 15:36
  • 签到天数: 1147 天

    [LV.10]以坛为家III

    11#
    发表于 2023-4-25 11:57 | 只看该作者
    好东西,很稀饭,很有指导和实用价值,探究下
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