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【求助】阻抗控制与匹配电阻之间是什么关系?

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  • TA的每日心情
    开心
    2019-11-28 15:03
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    [LV.1]初来乍到

    发表于 2019-11-8 16:26 | 显示全部楼层 |阅读模式

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    x
    如题,PCB画好了,但是阻抗控制和匹配电阻却把我搞晕了比如DDR2,我参考了TI公司的评估板设计,用了10欧和22欧的匹配电阻,还要考虑信号线的阻抗控制吗?所谓的50欧姆特性阻抗是否包括匹配电阻的阻值呢?
    * G4 n" ]* T  h* L; n7 q还有个小问题……TI公司的DSP的UPP接口,需要用到匹配电阻吗?
    / \- y, x) d! j" I8 x9 V
    7 i4 |) K0 _7 k, s" n  _, ]' ]7 j" ]5 `" R

    该用户从未签到

    发表于 2019-11-22 11:29 | 显示全部楼层
    本帖最后由 稀饭饭 于 2019-11-22 11:40 编辑
      R+ D9 m+ P2 c
    ; a3 r- [* z$ M( j( N5 c阻抗控制一般指单端传输线阻抗调整到50ohm,差分100ohm.也有不是100ohm的,像USB的差分90ohm.
    4 b, R- m6 Q5 Q& L) {9 |3 y阻抗匹配主要有4种方式,串联匹配,并联匹配,戴维南匹配和ODT。串联匹配就是输出端串联电阻,也叫始端匹配。因为芯片输出阻抗大概20ohm左右,所以串联33ohm,也有输出阻抗不是20ohm的,所以串联电阻可能会是22ohm,10ohm。输出阻抗和串联电阻两者相加等于50ohm,与传输线的50ohm一致。
    0 w% R2 g) q5 E0 a并联匹配就是输入端并联电阻,也叫终端匹配。匹配电阻与传输线阻抗一致。8 E/ c: c9 }0 W0 O# Z; Y
    戴维南匹配,也是在输入端并联2个电阻,分别上下拉。并联的值与与传输线阻抗一致。: B" s! g, C8 L5 |; @
    ODT就是芯片内端接,也是输入端端接。DDR2开始就有ODT的。
    ; _* |$ t) k3 g2 |3 D阻抗匹配是为了消除信号反射。
    ; T1 A4 Q9 {& r( @+ f

    点评

    谢谢分享!: 5.0
    挺详细的,谢谢!  详情 回复 发表于 2019-11-22 18:44
    谢谢分享!: 5
    加多一句,消除信号反射是为了避免反射波与下一位信号发射波叠加造成的信号失真,比如过冲、振铃等,如果波特率很低,或者传播距离很短,等下一位信号发射时上一位的反射波已经来回多次   发表于 2019-11-22 14:19

    该用户从未签到

    发表于 2019-11-9 11:12 | 显示全部楼层
    流誓星空 发表于 2019-11-8 20:38
    ; D# O! k3 }6 U0 F; J您的意思是,传输线阻抗要做到与匹配电阻和器件阻抗之和相等,这样信号传输效果最好,是吗?
    0 N7 B" S6 Q* x. N3 ^5 N
    差不多,匹配不匹配要看芯片/ t! l& V8 O# O1 ]

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    支持!: 5.0
    终于明白了,谢谢!  详情 回复 发表于 2019-11-11 15:25
    支持!: 5
      发表于 2019-11-9 11:48
  • TA的每日心情
    奋斗
    2020-4-9 15:05
  • 签到天数: 6 天

    [LV.2]偶尔看看I

    发表于 2019-12-5 13:25 | 显示全部楼层
    Networks that donot need termination
    One situation inwhich you don’t need termination networks is when the two-way loop time of thenetwork is much greater than a single bit time (~<0.1×two-way loop delay).In such scenarios, the reflections will lose energy each time they reach an endof the network.
    As you can seefrom Figure 1, the amplitude of the reflections will continue to decay eachtime the signal reflects at the end of the cable. Figure 1 shows three roundtrips for the signal and a total of six reflections.
    1.png
    Figure 1:Amplitude of reflection decay each time a reflection occurs
    Estimating thatthe unterminated end of the bus has a 96kΩ input impedance (a one-eighth unitload), and the source impedance of the driver is 60Ω, the signal reflectionswould decay according to the calculations listed in Table 1.
    2.png
    Table 1:Example signal-decay calculations
    As Table 1shows, by the time the signal reflects for the sixth time, it has decayed tounder 4% of its original magnitude. After this point it is safe to say that thereflections are no longer capable of causing signal-integrity issues. Since thesample point of a bit typically occurs between 50-75% of the way through thebit, you would want to make sure that these three round-trip delays occurbefore the sample point.
    2 y& W/ c( [/ H6 L- z, I$ }4 p
  • TA的每日心情
    开心
    2019-11-19 15:38
  • 签到天数: 1 天

    [LV.1]初来乍到

    发表于 2019-11-8 16:49 | 显示全部楼层
    百度一波嘛,有图有真相的。。。

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    百度了好多,还是不太明白,分别考虑阻抗控制与匹配电阻,我都明白了,但是就是不知道这二者之间的关系。  详情 回复 发表于 2019-11-8 16:59
  • TA的每日心情
    开心
    2019-11-28 15:03
  • 签到天数: 1 天

    [LV.1]初来乍到

     楼主| 发表于 2019-11-8 16:59 | 显示全部楼层
    yangjinxing521 发表于 2019-11-8 16:495 K; q7 }! O6 Y- E' r5 @6 F; I, w
    百度一波嘛,有图有真相的。。。
    . U2 X- }) `4 u9 ?
    百度了好多,还是不太明白,分别考虑阻抗控制与匹配电阻,我都明白了,但是就是不知道这二者之间的关系。. Y4 o- G4 ?! r" A, M4 v' ^

    该用户从未签到

    发表于 2019-11-8 18:10 | 显示全部楼层
    匹配电阻和芯片内部电阻相加等于传输线阻抗

    点评

    您的意思是,传输线阻抗要做到与匹配电阻和器件阻抗之和相等,这样信号传输效果最好,是吗?  详情 回复 发表于 2019-11-8 20:38
  • TA的每日心情
    奋斗
    2020-5-27 15:14
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    [LV.5]常住居民I

    发表于 2019-11-8 18:55 | 显示全部楼层
    器件ide有阻抗,20R左右,板子单端50R,所以一般用33R

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    您的意思是,传输线阻抗要做到与匹配电阻和器件阻抗之和相等,这样信号传输效果最好,是吗?  详情 回复 发表于 2019-11-8 21:10

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    开心
    2019-11-28 15:03
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    [LV.1]初来乍到

     楼主| 发表于 2019-11-8 20:38 | 显示全部楼层
    回忆着回忆 发表于 2019-11-8 18:10
    3 R! F8 O- j  p% Q匹配电阻和芯片内部电阻相加等于传输线阻抗

    : s$ Q" P( @9 v您的意思是,传输线阻抗要做到与匹配电阻和器件阻抗之和相等,这样信号传输效果最好,是吗?
    4 u3 w) Q+ _2 U, \2 w4 {

    点评

    差不多,匹配不匹配要看芯片  详情 回复 发表于 2019-11-9 11:12
  • TA的每日心情
    开心
    2019-11-28 15:03
  • 签到天数: 1 天

    [LV.1]初来乍到

     楼主| 发表于 2019-11-8 21:10 | 显示全部楼层
    jane@2013 发表于 2019-11-8 18:556 K( {' e4 _8 f
    器件ide有阻抗,20R左右,板子单端50R,所以一般用33R
      R* I! j& c7 Q4 }
    您的意思是,传输线阻抗要做到与匹配电阻和器件阻抗之和相等,这样信号传输效果最好,是吗?
      ^  D; d% [3 u6 N4 P$ C
  • TA的每日心情
    奋斗
    2020-5-27 15:14
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    [LV.5]常住居民I

    发表于 2019-11-11 11:38 | 显示全部楼层
    传输线阻抗+匹配电阻值=器件引脚阻抗
  • TA的每日心情
    奋斗
    2020-5-27 15:14
  • 签到天数: 50 天

    [LV.5]常住居民I

    发表于 2019-11-11 11:39 | 显示全部楼层
    ! S6 l6 J/ B1 `% |$ T% p7 j" j+ g
    写错了,不好意思,传输线阻抗=匹配电阻值+器件引脚阻抗

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    原来是这样,谢谢!  详情 回复 发表于 2019-11-11 14:01
  • TA的每日心情
    开心
    2019-11-28 15:03
  • 签到天数: 1 天

    [LV.1]初来乍到

     楼主| 发表于 2019-11-11 14:01 | 显示全部楼层
    jane@2013 发表于 2019-11-11 11:399 d1 o7 ~8 N/ |0 _# y4 m3 }
    写错了,不好意思,传输线阻抗=匹配电阻值+器件引脚阻抗

    3 d! N1 w* W6 x9 a# Z. z原来是这样,谢谢!
    . ?3 e8 q" l* S( J  i% h
  • TA的每日心情
    开心
    2019-11-28 15:03
  • 签到天数: 1 天

    [LV.1]初来乍到

     楼主| 发表于 2019-11-11 15:25 | 显示全部楼层
    回忆着回忆 发表于 2019-11-9 11:12+ U! b+ \7 t6 }  M! z
    差不多,匹配不匹配要看芯片
    : `1 I3 |! v' |9 K3 V
    终于明白了,谢谢!

    该用户从未签到

    发表于 2019-11-14 23:46 | 显示全部楼层
    弱弱的问一句器件ide是什么

    “来自电巢APP”

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    器件IDE,我估计应该是芯片引脚的输出阻抗  详情 回复 发表于 2019-11-22 18:43

    该用户从未签到

    发表于 2019-11-15 08:22 | 显示全部楼层
    :hug::hug:

    该用户从未签到

    发表于 2019-11-15 08:46 | 显示全部楼层
    加匹配电阻是为了消除信号反射,匹配电阻和芯片驱动特性,线路阻抗控制相关。关键是看最终信号的波形符不符合要求。有空的话用HyperLynx 或者cadence的仿真软件试一下就明白了。

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