捷波公司的电脑主板！（大家来找碴）！！！

cmos

下载路径如下：
https://www.eda365.com/thread-1183-1-1.html

2005年买了块捷波主板，买回来3天就点不亮了，换了个，接下的两年就是痛苦的煎熬，要么启动的时候见不到硬盘，或者莫名死机，忍无可忍2007年的时候，换了块华硕的，从此世界清静了。上月见到此强贴，苦心灌水1周，终获下载权限。
* D0 t0 ~8 H6 ^2 h: ^" P也闲着无聊，顺便开此帖学习下捷波主板layout，大家跟阿。我是一边看一边跟，所以大家有不同意见或者发现问题点要跟贴阿。
; F' w1 Q" J* E9 O( k
+ a- L( `2 K: n
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4 n! L- L% c/ P4 q7 b. c* C3 d" m花了3天，断断续续地看，写这个帖子。觉得表面上能看到的问题，基本在下面罗列出来了。这个设计工程师其实做得还可以，有些阻抗控制的叠层划分等都没出大问题。也没有一些常见的坏毛病。
  N! B: O! k5 @9 C6 E
大家也别认为我挑剔某些问题了，事实上我已经放松很多要求了，更细致的问题点，我都自我保留了。其他的布局篇之类的也就没精力看和写了。一方面没有原理图，另一方面自己能力还不够。
$ H1 y$ y" Z; y' j, |. }
但不意味着这个帖子的讨论已经结束，从一个参考设计的大众评审，来评估大家心中的layout标准，对我们能力的提高很有帮助。因此不能听我一家之言了，大家踊跃回帖阿。
+ o6 f4 X" N; Z0 ]
# c" w; D# m: R- O. b  B# F0 h5 S! l- R[ 本帖最后由 cmos 于 2008-3-28 14:30 编辑 ]

Allen

现在的主板几乎都是公版设计，忽略厂家偷工减料的因素外，在决定主板性能的因素里，layout占了很大比重。
LZ的做法非常值得大家学习，很多人都是为了搜集资料而下载文件，几乎很少有人去看过到底下载的是什么，很多新人刚注册就抱怨有些文件不能下载，其实就算能下载，全世界所有论坛都给你下载，资料多得把我们的硬盘都塞满了，又能怎么样呢？感觉很多人都有一个心理误区，就是好像自己下载的资料越多，心里就越充实，让人想起一些没文化的爆发户，家里书架却堆满了毛泽东选集和邓小平理论，却从来不会去看一眼。是时候静下心来好好学习了，我们论坛藏经阁里的书，任何一本能从头至尾学习完，都可能成为高手，不要让我们上网的过程成为搜集资料的过程，让我们都把宝贵的时间花在学习上，勤学好问，我想大家都能成为高手。
本帖将置顶一个月！

xiaoyangren

需要加强对自己的规范意识，必须做的更好一点。

cmos

原帖由 droden 于 2008-4-12 12:13 发表
* Y  R, \$ m4 f+ K, W
楼主是非常有心的人，在这方面给了我们很好的借鉴。
但是对于铺铜不能出现锐角这个问题我也不太理解。对一块高密的主板来说，
铺铜的时候必然会出现非常多的不规则锐角，如果都有按照楼主说的那样一点 ...

9 E- I+ `2 F* |" W9 E: ]# ^
是的修铜工作量很大，但不是做不到，只是花时间而已。意味着你不能用auto shape来铺铜，而必须手动铺静态铜。
意味着，你需要额外的付出30~50%的layout时间，但是我要告诉你在我过去的10多年的layout生涯里，以及认识的众多做日单的同行里面，无锐角铺铜是layout工程师的基本要求，你有机会看日单的layout的铺铜，即便是数万Pin的设计，也是无锐角铺铜的，虽然有的时候要数名工程师额外的数周的努力。
2 {8 t7 E: A& b( ~9 y1 v) r# C  U
所以不是不能完成的任务，只是你做了没有的。
其次就性能来讲，哪个性能更好，这个没有争议吧。

等我比较闲的时候贴一个sony的铺铜标准，你就知道啥叫标准设计了。

' c! ^4 n- d2 J% P1 ?! u* b[ 本帖最后由 cmos 于 2008-4-14 13:41 编辑 ]

cmos

铺铜篇（以下case，择其一，均不累述）
& }9 Y8 J# w5 E& L6 l9 [
1：大的铺铜，却在这里变成瓶颈，其实那个via打法是可以调整的

3 @* ~0 Q- G$ y5 Y) T* D
2：被via割断的浮铜
6 X! m4 F7 t+ b
% z$ N6 w5 B' n* ^6 [+ X5 i
. F+ G: O0 H) ]1 w  q0 H( p7 z
3：via删除了，铺铜没有调整就是这样的


4 `0 ~" I8 y5 B1 }9 G" {
4：自动铺铜造就的小天线


+ P" }* i- O2 s+ {( n# i5：从有利于焊接的角度，器件焊盘不要全覆盖更好。
/ b" N4 A: A" B( n! c, y' i  y9 w
. q2 i+ l; ^# a1 f% x
+ _" Z9 D3 ?* x- `% R1 r
6：其实从via看，上面多出的部分是多余的，多余的shape是否意味着，受影响的几率更大。

: o1 P* q2 j  x4 m6 i. }2 f
! a4 Z1 Z4 A+ |4 l" R/ `3 h6 M
7 z% S& J8 O* H7：铺铜最好不要跨越焊盘进入器件内部，并避讳在此类小元件内打via.
0 t) d" P0 V& Y' Z/ }' t/ [% Q
' P0 }9 _- [) \4 N
/ s8 U- B, B: f4 T9 x5 w6 Q

[ 本帖最后由 cmos 于 2008-3-28 14:31 编辑 ]

cmos

布线篇：

4 m4 t- d  D9 m$ n2 G/ s& w! |8 J1：穿越0603，这个pci的rest信号，为啥有时电脑会莫名重启呢？先看看他们的rest是怎么layout的。



& J+ d- P+ D, U: T+ ~% X. {2：T分歧是无法避免的无奈选择，但也不是下图那样做的。

+ I' K0 F+ B8 V! M; p" D
6 H# q4 w( t1 {
  |( p" ~" F! V5 O
3：电源部的电容，被如此穿越。
6 J  W- N" _: e( ^) z- k( u此类电容一个比较热，另外电源和信号互相影响，即便有时影响可以在容忍范围内，在layout上却是可以做到最优化布线。



) r1 G- ~1 O( G) I  y2 @5 W其实空间很大，为何要一定要从下面走，还要贴着管脚
8 ?" d( D% z0 [! i


, A% L8 d: B( U8 _7 C* O0 `4：BGA中出线，不在pin中间，其实constrain设好就ok了，道理就不说了。
) w) {' b/ g! Q% o
) S( r6 Q  x# @& x0 y7 B* q

8 ^! g" P- u/ l5：可优化的差分布线，差分包地还可优化完整。
( ]8 `- X7 {# U  R! W
6 Y  U! F$ ~6 G: W2 A

& h' I- _* p2 P/ W8 G6：出焊盘锐角以及同级DRC，pair能做到对称出线最佳。
5 |9 l8 z4 B7 d: r6 ~
1 X3 v; c  K% J- E% h8 m
+ C/ B* X( W1 }6 W0 B! w
7：不知道为什么很多工程师没有check dangline的习惯，虽然有些躲在焊盘里的dangline不会造成影响，但是alllegro的这个功能还是能帮助我们找出真正的问题点。

: O% J$ `, E) t& T3 L
7 P& \3 F: |0 M6 G& q  m& j/ i
+ U" ]" I) M3 ^$ n( K$ O9 {0 Z8:打的过远的地孔（蓝色线），可以就近打，bottom的bus绕开。当然还有电源信号穿越了那个三极管。


+ E/ n9 l- U+ b. O
9：(前一项的bottom视图),gnd via 就近打孔，删除多余的conner,也是layout布线优化的一部分。


( s6 x6 r3 t( ^8 E- o

' z' l& C) X+ B细节的处理体现出layoout的基本功，因为细节无处不在，体现出layout是否有良好的习惯。在高密度设计，这种坏习惯可能是致命的，会浪费很多宝贵的空间。
为什么出焊盘的via从来就没有能打正的。

. z8 K# o6 S; v7 H7 ^/ S; [; h6 I, P* c
, X8 \/ x, w) C2 o/ f4 l
10：cline与shape互连时要小心，不要制造锐角出来。
( C5 Z8 j& ]8 ^( v1 V" T' I9 I9 o

7 \3 H# F% p, G+ O) D. }: H4 J! g
/ l: i$ B9 z( z+ d) ?( J/ n" l11：lock off的线，不是问题的问题，也是check中需要修正的一项。
  ~' ?7 I2 d& U; d
# p% _2 S: {: e8 w6 E! a
2 e; P1 Z4 s- P, G1 \设置篇：

4 M" k. z  m: J  v) I7 r/ O2 B1：一个正确的constrain设置会帮助你迅速的定位到问题点，如果一个错误的设置意味着什么？
% d9 n* H2 w) C* Y/ K
相关的constrain area,没有在相关的design rule找到设置，那么assignment table设了还有什么意义呢？
NET_PHYSICAL_TYPE = PWR
9 p. q7 @5 W. e8 |$ {8 d: XNET_SPACING_TYPE  = BGA


/ d5 Z) \5 F" [- v5 i$ o, Z4 X

9 ]( u! L: ^/ b- o2：layout可以选择给自己添麻烦，或者让自己随心所欲，但是往往牺牲的是性能，在空间容忍的范围内，尽可能的拉大间距，比如via&via,via&pin,power&signal等，可以给制造，焊接等多方面减轻负担，也是减少窜扰的一种方式。至少schematic来找你的时候，你可以理直气壮地说，我的layout做到最优化了。
; ~9 _' ^, u7 L


3：placebound top/bottom的作用，就是帮你在布局时指导你的间距，即便有的时候，你所认为的DRC是可容忍的，例如C94。
2 T. k4 R& |8 T8 w7 n) w! t但不意味着其他的器件就有资格去穿越这个道德底线，造成的后果是layout无视此类drc,从而r268,r266的情况出现了。

& A( @5 ^8 d( `1 ~$ G4 \% z

  P- E  D/ n8 N6 M7 \$ b4:4个方向放置的带极性电容
这个的解释可能比较牵强，就是在做贴装的时候，4个方向放就只能人工做，如果2个方向放就可以机器作了，但是有很多设计两方向放置的要求。我也不清楚真实原因。

! Y. P( C+ N) ^" P$ G

丝印篇：
# U9 k, t3 ?  I' k/ L! Q# R; z这个是具有争议的内容，因为不影响性能，不同的公司有不同的要求，当然很多是没有要求。
我受过的教育，对于silk的具体做法是有具体的规定的，也许从silk的放置，可以看出这个工程师做事的细心程度，是否能做出完美的设计。
( N' P2 h$ F& t# D. T# c4 G! v
1：silk被设置成了0线宽，虽然在出gerber的时候，可以变成带线宽，但我不知道对做silk有什么帮助，（很遗憾，我现在公司的silk text也是0线宽）
2：silk 文本和器件丝印相叠
2 |  O" i, S. y/ _3：silk文本被via的drill打断。
  K9 W$ W; m( n9 ?


3 \" Y  h% D- C4：叠在焊盘上的丝印



5：竖器件，横放丝印
6 T4 v. E5 p( V& W


% _- M; q1 N0 l) m6：没有摆正的silk名字（有空间的）
# z: Y* C3 Q. |" @4 o, |
& P0 Z" W- J6 }# b9 y
8 R) e6 W2 B* A# J7 T% d) W" H
7：没有放齐的silk文本,如果用大格点放就能放齐的
5 \) [! t2 s& T6 @6 m


+ }& p9 B  R, u+ U8 N8：silk文本相叠，需要考虑到最终的silk其实是有宽度的
. V! u- h. {/ b4 t$ k; h9：尽可能减少辅助线，从而做到美观已经言简意赅的表达。
" F$ \- L* @9 Z2 [. r

8 w9 E, R, z; t# k0 O" R[ 本帖最后由 cmos 于 2008-3-28 14:09 编辑 ]

cmos

原帖由 changxk0375 于 2008-3-26 15:41 发表
8 Y. Y% f! H1 I7 p+ u+ k第四幅图还没有理解，不知道怎么就造成了小天线。是铜皮的尖角形成的小天线吗，怎样才能更好？是好修改一下铜的尖角吗？ 请解释一下！谢谢！

# q& [* x6 P$ K/ Z
  o" u8 L5 ~& `# O! K  u# O4 q( X铺铜原则上不能出现锐角，自动铺铜造成的小尖角，都是需要人工修整的，在高速信号中，都会感应噪声，代入地或电源。
2 d4 T3 ?( Q3 k6 S虽然有的时候，这些都是在可容忍的范围，但也是针对不同的设计而言，从layout角度，做一个最优化的layout设计，并成为习惯才是主要的。
所以我常常会花大量的时间休整铺铜，虽然有人说对性能影响不大，只是个争议话题，你面对的客户不同，一个得过且过的客户，也就放过去了，如果遇到sony这类较真的客户，就会死的很难看了。

ccj424

在主板的布线上，我很有兴趣，看了刚才贴出来的图，感觉在公司里的要求比这个要严格得多。有些东西我们这样处理的话是绝对挨骂的。

may

原帖由 allen 于 2008-3-26 14:55 发表
8 d/ V8 L9 H9 `6 ?8 j现在的主板几乎都是公版设计，忽略厂家偷工减料的因素外，在决定主板性能的因素里，layout占了很大比重。
- @  w8 n; B6 [3 }* hLZ的做法非常值得大家学习，很多人都是为了搜集资料而下载文件，几乎很少有人去看过到底下载的是什么，很多 ...

. Y2 t/ x+ [, M; O; _
- ^  t/ f0 X% x; b9 ^2 \3 f

二当家的所讲极是，
鼓掌！！！！

may

我想这只能说是捷波公司的LAYOUT头儿，抓的不紧了

gaiwu

好帖!

zlei

大有收益啊！

yrxinxin

分析得有理有据，怎么看怎么像赶时间弄出来的。

布板的也太没有责任心了。

springs

真的很多问题哦。。。