关于阻塞赋值的疑问

Addylee

[例1]. 用阻塞赋值的反馈振荡器
    module fbosc1 (y1, y2, clk, rst);
1 b6 z6 e& t- L, v      output y1, y2;
* w$ q4 k# E0 B, D- \6 a      input  clk, rst;
      reg    y1, y2;

      always @(posedge clk or posedge rst)
+ G/ g) j8 Q  b        if (rst) y1 = 0;  // reset
        else     y1 = y2;
. A4 `* i3 M: J
5 k/ l* D. ?: e- Z1 b3 M      always @(posedge clk or posedge rst)
( w! k- X; c! i$ {+ Y( C) h        if (rst) y2 = 1;  // preset
( C4 L5 V, J, b) l' p7 Z+ }        else     y2 = y1;
    endmodule
; A1 f3 g( L- o- U   
依据IEEE Verilog标准，这两个always块可以以任意的次序执行。如果在reset后第一个块先被执行，结果将是y1和y2都获得赋值1；如果在reset后第二个块先被执行，结果将是y1和y2都被赋值0。这个例子清楚地展示了一个Verilog竞争条件地产生。

7 `5 V0 A* v: A9 s0 Q. J5 H( Q很多书上都用来这个例子，我google中翻了10多页，也都是这么说的，并且没人质疑，那看来是很对的，而且也没人问为什么，那说明这是一个很简单的不能再简单的例子了。可是我愣是没想通。希望各位能指点指点，在此先谢过了。

+ l" d. {! R  B7 i/ \如果第一个先被执行，那if (rst)，就执行y1=0，然后，第二个块，if (rst) y2 =1，为啥不对呢？谁能告诉我，我哪里错了呢？谢谢！！！！

zxli36

拙见：
5 p4 r+ F: i3 g# D“如果第一个先被执行，那if (rst)，就执行y1=0，然后，第二个块，if (rst) y2 =1...”
是reset后先执行和后执行，reset期间是保持复位状态，原文是：
1 n& Q5 P' b5 p/ E9 w8 Z: u( @9 O# N“如果在reset后第一个块先被执行，结果将是y1和y2都获得赋值1；如果在reset后第二个块先被执行，结果将是y1和y2都被赋值0。”

Addylee

非常感谢！！一字只差，我郁闷了好长时间。如果在reset 之后，第一个块先被执行。如果在reset结束后，第一个块先被执行。
这样，就更容易了，呵呵！！

zxli36

一个人有时候是挺郁闷的，这就是论坛的好处，多交流。