SRAM的性能及结构

英尚微电子

SRAM它也由晶体管组成。接通代表1，断开表示0，并且状态会保持到接收了一个改变信号为止。这些晶体管不需要刷新，但停机或断电时，它们同DRAM一样，会丢掉信息。SRAM的速度非常快，通常能以20ns或更快的速度工作。静态ram中所谓的“静态”，是指这种存储器只要保持通电，里面储存的数据就可以恒常保持。SRAM不需要刷新电路即能保存它内部存储的数据。因此SRAM具有较高的性能，
9 m8 P( P4 d  g) `' g4 r3 X; \
3 x  v; t6 K% V. t, uSoC随着工艺进步设计复杂度增加，embeded sram也越来越多。在40nm SoC产品Sram一般在20Mbits左右，当工艺发展到28nm时Sram就增加到100Mbits。如果考虑AI产品，Sram估计更多。如何更好的测试Sram就成为量产测试的重中之重。
5 i& c# v' g6 C) v  S
SRAM的性能
·memory compiler的选择
1 n3 p% G& T8 ~* N+ O! R对于一个memory size大小确定的memory block，Column Mux越大，Row address位宽越小：

- memory读写的访问速度就高 （row译码选择快）

  E( G6 N# A8 z3 \0 H- memory的面积大（cell和cell的横向距离大于纵向距离，column mux增加很增加bits per wordline--横向，减少wordline数--纵向，横向尺寸增加远大于纵向）
" K6 i$ Q7 d/ i3 O9 }  l
& t$ e/ W+ Y9 k2 a2 @. |- 因为一次选择的row地址对应的cell多，功耗也会增加

电流功耗
总电流功耗包括dynamic power和leakage power。不同的sram cell单元（比如HPC，HDC等等）功耗指标不同，体系结构设计需要在面积，速度和功耗之间寻找平衡。

  g5 @3 p% J0 @; D. W-leakage current是永远存在的

+ x9 k8 w! `) J( a0 g# X2 |" A: ePoweroff模式(cell+periphery off)< Retention模式(cell ON+periphery OFF) < Standby模式（cell+periphery on）

1Mbits memory的standby/Ret leakage电流在0.2mA左右，poweroff leakage电流在0.03mA左右。

3 w$ f" y8 A* z3 w0 k# ^; A8 e8 _( p-dynamic current：column mux，读写速度，读写辅助电路等都会影响动态电流

* I/ U. w( E' c. F( t6 O如果在常温状态下leakage current比较大，在高温或者大的dynamic current时必须注意thermal runaway的风险，因为温度升高leakage current会增加很快，总功耗的增加会进一步增加温度，形成正反馈。
3 N# I9 L) j% p3 p  o' \
, D1 b! E9 E$ j& N+ CSRAM的其他特性
SRAM的读写时间可以做成self-timing，当读写被时钟上升沿trigger以后，SRAM内有dummy bitline+dummy driver来驱动计时器得到读写的时间。得到读写时间后，用该时间访问实际sram cell保证读写时间ok。
& M: {3 l+ _0 [" b% J' Y% w* j  |( t- w0 d
. o- ~' L# ^! E$ T1 H& ~
SRAM的结构
* c6 c6 W; |; c) N, L一个6T sram cell的经典结构如图所示：

. c, i1 {$ C5 _4 B6 k) z
+ Q1 s. j8 [3 ?- \, J& `" n这些SRAM cell集合成如下图的多个bank的memory block，每个bank有bank address使能；在一个bank内Row address选择一个完整的wordline，Column address选择某组IO bitlines。
举个例子说明如下：

一个memory block是4096x32 cm16，该memory size = 4096*32= 128k bits, row address is 8bits (4096/16 = 256 wordlines), column address is 4 bits(0~15), Wordline bits = 32*16 = 512 bits.

% v/ {: a! s' B" N+ v

& N) }/ p4 \$ I- q/ ]
6 V* W/ D! S2 `  d- E/ k

bookbook

在40nm SoC产品Sram一般在20Mbits左右，当工艺发展到28nm时Sram就增加到100Mbits。如果考虑AI产品，Sram估计更多。如何更好的测试Sram就成为量产测试的重中之重。