仿真结果分析

wkb1987

7 K! f; P" @- i2 c+ q) D) V5 e0 b    在提取拓扑结构，生成波形后，遇到如下问题。希望高手们指点下，呵。
* v( J  a  z* N, ?2 w3 k    1.如果芯片的datasheet的低电平最低为-500mv，则overshootlow是否可以超过-500mv，超过500mv是否会引起芯片的逻辑混乱？若不能，是typical模式下不能，还是fast模式下？
4 n" D: i( i9 `3 s! q, x    2.对于NoiseMargin的取值，一般多大就满足要求？还是得满足与Vil，Vih之间的比例关系？
( T+ G& |/ A$ @- _0 t5 J, k) S2 d+ t' j    谢谢大家！
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wakinoda

1.overshoot过大对逻辑不会产生什么问题，但是会影响IC的可靠度，尤其长期在这种状态使用。所以一般datasheet都会注明如此字样：Exposure to absolute maximum rating conditions for extended periods may affect reliability.
' M( q9 s$ N: z9 Q* f- ^所以这种情况还是应该采取termination减小overshoot以达到要求。
2.原则上noise margin大于0就可以了，当然根据IC具体要求或者自己的需要，可以设定一个最小的正值以保证足够的margin。

wkb1987

那我明白了，呵，太谢谢您了，这么早就帮我把问题解决了，呵！