DDR4布线（fly by拓扑）neck模式问题咨询

刘平 · 发表于 2020-8-29 14:08

ddr速率比较低，控制差分阻抗100，单端阻抗50，拉通就行了。走线短，也可以只控制差分100.

zx_01 · 发表于 2020-8-30 21:02

单端不是50OHM阻抗吗？怎么是36OHM呢？

一骨头一 · 发表于 2020-8-31 16:53

如果规格书上要求36欧姆，能不能改变一下PCB的叠层结构。不让信号那么粗啊

chfj3974 · 发表于 2020-9-3 15:30

ann_wz 发表于 2020-8-17 15:529 [5 l6 y6 d s9 f1 i! S5 E( k+ d2 z, z
附上资料，很多ddr的design guide里面应该都说明了，主干跟分支阻抗应该是不一样的

谢谢大佬分享

tianxia126000 · 发表于 2020-9-4 22:07

学习一下

tianxia126000 · 发表于 2020-9-4 22:07

学习一下

syjxwh514418 · 发表于 2020-9-8 15:56

与硬件沟通看是否能换线，将线调顺再绕线，尽量不要大范围的在颗粒里面走线

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