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请教一个跟fpga有关的原理图问题

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该用户从未签到

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1#
发表于 2011-2-16 12:29 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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mentor公司的DXD中有一个IOdesigner,基本的功能就是跟FPGA设计集成,当在FPGA设计中改变io管脚分配时,可以自动把原来的原理图管脚连接同样的更改,不知道SPB有这个模块没有?

该用户从未签到

2#
发表于 2011-2-16 22:08 | 只看该作者
同样关注,貌似有这样的模块,期待用过的来解答
  • TA的每日心情
    开心
    2019-11-20 15:05
  • 签到天数: 1 天

    [LV.1]初来乍到

    3#
    发表于 2011-2-17 08:23 | 只看该作者
    IOdesigner一直没用会,不知道怎么用,很想试试

    该用户从未签到

    4#
    发表于 2011-2-17 09:10 | 只看该作者
    你说的是为了走线方便呼唤管脚吧,在CIS和ALLEGRO之间是可以做到的,不过需要你现在CIS封装库中修改好属性,然后在ALLEGRO中SWAP PIN,最后回导进CIS中即可
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