TA的每日心情 | 怒
2019-11-20 15:22 |
|---|
签到天数: 2 天 [LV.1]初来乍到
|
EDA365欢迎您登录！
您需要 登录 才可以下载或查看，没有帐号？注册
x
基于聚类的异步时钟SoC测试
, e W5 |2 K$ A. x摘要:为进一步减少片上系统( System-on-Chip ,SoC)测试耗时、降低测试成本,本文结合异步时钟测试机制，提出一种基于聚类的测试调度方法.该方法利用了SoC各测试的特征以及异步时钟测试的特点,对测试数据进行预处理.在ITC'02基准 SoC集上,将本文方法与未采用异步时钟机制以及基于混合整型线性规划模型求解的方法进行对比.结果表明,本文的方法分别能平均减少测试耗时20.39%和5.53% ,提升了调度算法的优化效率.并且在功耗约束较强时,最终调度结果与耗时下界仅相差0.9% .2 y$ n! q1 a# p
关键词:SoC测试调度;异步时钟;混合整型线性规划模型;聚类/ T) B5 x& |- X# K! C& o
: i! `/ H: v- m/ k) p0 Z+ j
1引言0 F$ I6 X: L. s" c
随着测试成本在芯片生产流程中所占比例日趋上升,集成了多个芯核的SoC测试问题也逐渐复杂，如需要面临测试数据量增加、测试耗时增长、测试功耗和温度增高等问题.此外,大部分芯片的测试仍然需要昂贵的自动测试仪( Automatic Test Equipment ,ATE).因此减少应用测试所耗的时间( 'Test ApplicationTime , TAT)是降低测试成本的重要环节.就SoC而言，利用测试间的并行性,通过测试调度进行并发测试( concurrent test)既是学术界关注的热点[12],也是ATE制造商[2.、电子设计自动化(Electronic Design Au-tomation , EDA)企业[3]、SoC生产商4.5]等实际和未来产品中不可或缺的功能.% Y! w3 Z% Z1 b
随着器件特征尺寸的进一步降低,功耗过高逐渐成为了SoC测试时不可避免的问题[6..SoC的测试调度问题也从最原始的仅考虑资源约束扩展到需要同时考虑功耗约束.功耗约束一般是指在SoC测试的任何时期,其功耗都不超过事先给定的阈值.功耗约束测试调度的研究大体可以分为三个可以互补的方向:发掘测试机制、建立调度模型和设计求解算法.
! @: I9 q8 q3 f" h在发掘和设计测试机制方面,调节测试频率以控制测试功耗是一种常用的方法.文献[4]提出一种基于时分复用ATE扫描频率的测试调度算法.文献[ 11]中认为频率的调节粒度必须大于30us才不会使调节切换开销严重影响最终的测试耗时.而为了达到更细粒度8 @5 t$ {* x& D. P4 |
7 `1 ^9 ]5 T' c6 C
- g Y: o# ^4 v% n' z- \
4 s1 U9 R( i3 c$ e5 n. _& K. N( e! H
5 X# W! X$ E) W, }, W5 e
|
|
/1 
发表于 2021-3-11 10:30
收藏
淘帖
支持！
反对！