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该用户从未签到

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1#
发表于 2021-3-31 12:19 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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FPGA与DDR互连时,地址线可不可以交换管脚???

“来自电巢APP”

该用户从未签到

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发表于 2021-3-31 13:20 | 只看该作者
帮你顶一下                              
  • TA的每日心情
    开心
    2021-8-28 15:00
  • 签到天数: 78 天

    [LV.6]常住居民II

    3#
    发表于 2021-4-1 09:12 | 只看该作者
    这个要看你使用的哪家的,具体见对应的PCB design,可以让逻辑进行用软件进行预布线试试。

    该用户从未签到

    4#
    发表于 2021-4-14 10:06 | 只看该作者
    这需要FPGA的资料,对应管脚功能区换,比如差分要换到差分管脚上,最好就是能不换就不换,改程序也是挺麻烦的
  • TA的每日心情
    开心
    2021-12-31 15:49
  • 签到天数: 66 天

    [LV.6]常住居民II

    5#
    发表于 2021-4-14 12:02 | 只看该作者
    具体要问硬件的,有的可以,有的不行
  • TA的每日心情

    2022-10-10 15:26
  • 签到天数: 4 天

    [LV.2]偶尔看看I

    6#
    发表于 2022-4-18 11:07 | 只看该作者
    问你们硬件
    9 Z6 G* X7 G1 u+ k6 A5 W
  • TA的每日心情
    开心
    2022-5-18 15:39
  • 签到天数: 35 天

    [LV.5]常住居民I

    7#
    发表于 2022-4-27 10:50 | 只看该作者
    要看fpga资源
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