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PSpice Model Editor建模(三)

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发表于 2021-5-24 10:17 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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4 P& w" B7 k& o. v$ m
(三)打包子电路建模
) F# X: W& C0 A' J2 ~$ Q# U在电路系统设计中,往往会用到许多重复的模块电路,为了方便每次的调用,我们可以将这些常用的模块电路打包建模,这样调用起来就会非常方便。下面就以一个LDO的例子来介绍如何进行这种方式的建模。
' r/ J( y/ b. ~2 c  n" y(1)需要打包的LDO原理图如下图左半部分所示,将其核心部分提取出来,如右半部分所示。0 z! n* h$ z( d4 O) T3 M* n! l
8 r7 m6 P/ }8 E$ T% j5 o: u

* n) M. @* r) b- d  R0 P: I$ `1 \' X) o; M) j4 B3 \
(2)提取出核心部分后,在输入输出端口上标上相应的网络标号,这个网络标号以后就成为所建子电路的引脚名称。然后创建该模块的网表,如下图所示。
8 f) I+ V  a$ H* R6 O& @ % g( _" F  p. M8 A4 y/ A
) T/ `$ y5 l) A9 B4 K
; z* m% _' I: n0 t, d5 A7 G6 ]
8 D$ U$ Y6 Y. u6 y2 Q" L
(3)新建.lib文件,将生成的网表文件copy到新建的.lib文件中,并加以修改。修改主要是添加子电路名称和引脚名称。
/ S5 ]) {+ a2 ^5 q; P8 r, w( N6 J: Q0 P  }2 i
% r1 y$ l2 ~: x: L

1 b0 }, {: Z+ E- t% J6 U
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