[quote]原帖由 allen 于 2007-11-9 10:45 发表 + K6 k0 r0 [ j/ U- e常见的拓扑结构介绍:3 T4 z1 O: f! c; d. e# q
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常见的一种驱动端接一个负载端,可在驱动端串小阻值电阻或并联一个阻值为Zo的电阻在终端。 # V) y0 ~4 Y+ S, S u. s) A ) n' U2 P0 F1 @5 i _$ [对于点对点的拓扑,如ddr 内存芯片和FPGA(这里FPGA作控制)之间,在布线时候,匹配串联电阻或上拉电阻应该放在哪一端呢? ,一直很迷茫,这方面接触的比较少...