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4 q8 G0 [; g6 N0 l; W* K6 E随着PCB设计的复杂程度和高速PCB设计需求的不断增加，越来越多的PCB设计者、设计团队选择cadence的设计平台和工具。但是，由于没有protel数据到Cadence数据直接转换工具，长期以来如何将现有的基于Protel平台的设计数据转化到Cadence平台上来一直是处于平台转化期的设计者所面临的难题。. [' H: L7 r+ ]2 O2 _; c4 n- J
在长期实际的基础上，结合现有工具的特点，提供一种将Protel原理图、PCB转化到Cadence平台上的方法。
& a9 }$ n" C1 Z: S5 ]1． 使用的工具; @5 k [% {: B" S- A0 r& }; v7 Y& ] K
a) Protel DXP SP4& \' u: a! \% x3 F+ q
b) Cadence Design Systems, Inc. Capture CIS
# B" @' q: M6 S- {7 gc) Cadence Design Systems, Inc. orcad Layout3 h" R! v& \6 Z8 L6 l& G. S
d) Cadence Design Systems, Inc. Layout2allegro
* U5 j* u) z$ D; ye) Cadence Design Systems, Inc. Allegro
9 l9 \7 B7 L/ C3 c% U: x- l) Vf) Cadence Design Systems, Inc. Specctra
9 J8 o! a8 n" l/ n [2． Protel 原理图到Cadence Design Systems, Inc. Capture CIS
+ O6 x# B' M4 U4 p3 I在Protel原理图的转化上我们可以利用Protel DXP SP2的新功能来实现。通过这一功能我们可以直接将Protel的原理图转化到Capture CIS中。
& `% @( O: ^0 i) v9 v; r: @2 U( q( v. t8 h
这里，我们仅提出几点通过实践总结出来的注意事项。% c# \5 J- @* n @- ?$ F, v1 {* R6 s8 ^
1) Protel DXP在输出Capture DSN文件的时候，没有输出封装信息，在Capture中我们会看到所以元件的PCB Footprint属性都是空的。这就需要我们手工为元件添加封装信息，这也是整个转化过程中最耗时的工作。在添加封装信息时要注意保持与Protel PCB设计中的封装一致性，以及Cadence在封装命名上的限制。例如一个电阻，在Protel中的封装为AXIAL0.4，在后面介绍的封装库的转化中，将被修改为AXIAL04，这是由于Cadence不允许封装名中出现“.”；再比如DB9接插件的封装在Protel中为DB9RA/F，将会被改为DB9RAF。因此我们在Capture中给元件添加封装信息时，要考虑到这些命名的改变。
! q- k E+ y3 {! A4 R$ I2) 一些器件的隐藏管脚或管脚号在转化过程中会丢失，需要在Capture中使用库编辑的方法添加上来。通常易丢失管脚号的器件时电阻电容等离散器件。 U8 G y& Z" d9 I) F/ h
3) 在层次化设计中，模块之间连接的总线需要在Capture中命名。即使在Protel中已经在父设计中对这样的总线命名了，还是要在Capture中重新来过，以确保连接。
& g1 ?" J# {9 v1 e7 i5 k- v4) 对于一个封装中有多个部分的器件，要注意修改其位号。例如一个74ls00，在protel中使用其中的两个门，位号为U8A，U8B。这样的信息在转化中会丢失，需要重新添加。
4 \5 v5 A' b" G2 E基本上注意到上述几点，借助Protel DXP，我们就可以将Protel的原理图转化到Capture中。进一步推广，这也为现有的Protel原理图符号库转化到Capture提供了一个途径。
/ N- O- _" }% J3． Protel 封装库的转化
& z$ U; R# {% r# u长期使用Protel作PCB设计，我们总会积累一个庞大的经过实践检验的Protel封装库，当设计平台转换时，如何保留这个封装库总是令人头痛。这里，我们将使用Orcad Layout，和免费的Cadence工具Layout2allegro来完成这项工作。' c7 M" K6 L$ M5 M/ P) I. c, B
a) 在Protel中将PCB封装放置到一张空的PCB中，并将这个PCB文件用Protel PCB 2.8 ASCII的格式输出出来；6 { \8 V2 K9 _
b) 使用Orcad Layout导入这个Protel PCB 2.8 ASCII文件；3 Z2 N l4 Q& }) K$ y6 n# d
c) 使用Layout2allegro将生成的Layout MAX文件转化为Allegro的BRD文件；
. g) s& o# ]/ S6 G; |* H: Y1 xd) 接下来，我们使用Allegro的Export功能将封装库，焊盘库输出出来，就完成了Protel封装库到Allegro转化。
- O9 i2 N8 W& X4． Protel PCB到Allegro的转化
' ~- p4 u6 b: \; q5 z0 N2 _0 E有了前面两步的基础，我们就可以进行Protel PCB到Allegro的转化了。这个转化过程更确切的说是一个设计重现过程，我们将在Allegro中重现Protel PCB的布局和布线。
& m- ~4 g3 |: r3 i7 m8 Q0 l% C7 d5 J# r1) 将第二步Capture生成的Allegro格式的网表传递到Allegro BRD中，作为我们重现工作的起点；+ A2 X+ }7 \ b3 v8 d4 ]
2) 首先，我们要重现器件布局。在Protel中输出Place & Pick文件，这个文件中包含了完整的器件位置，旋转角度和放置层的信息。我们通过简单的手工修改，就可以将它转化为Allegro的Placement文件。在Allegro中导入这个Placement文件，我们就可以得到布局了。
* D* o3 G5 [2 d3 N( m# V6 c" n7 V! m) |# n- b
3) 布线信息的恢复，要使用Specctra作为桥梁。首先，从Protel中输出包含布线信息的Specctra DSN文件。对于这个DSN文件我们要注意以下2点：, s1 P3 `* I8 v4 z$ J& a% C6 O) J
a) Protel中的层命名与Allegro中有所区别，要注意使用文本编辑器作适当的修改，例如Protel中顶层底层分别为Toplayer和Bottomlayer，而在Allegro中这两层曾称为TOP和BOTTOM；
J9 p) I# N v0 H6 Kb) 注意在Specctra中查看过孔的定义，并添加到Allegro的规则中。( g8 w2 D' u. {7 X! x: j+ T" |: h' [
8 V5 S: Y8 c! F8 ~: {' T3 `) Z9 [6 F8 o& D& f9 m7 ]% @1 C
+ S2 o: X- M: C8 W& q7 h @在allegro中定义过孔
L3 z& P( M! P/ c+ X从Specctra中输出布线信息，可以使用session, wires, 和route文件，建议使用route文件，然后将布线信息导入到我们以及重现布局的Allegro PCB中，就完成了我们从Protel PCB到Allegro BRD的转化工作。 |
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发表于 2021-9-2 11:07
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