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楼主: matice
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前几天看了一个ddr的pcb布线,感觉很不规范,不过居然是厂家推荐的

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16#
发表于 2008-9-23 17:26 | 只看该作者
登场桑主要市委了 信号完整性考虑  产品关键要看在恶劣工况的工作情况比如高温60  湿度90%  这样的环境你的产品还能常识见闻顶工作吗

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17#
发表于 2008-10-30 09:33 | 只看该作者
我认为最好安装规范来做。

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18#
发表于 2008-11-2 11:09 | 只看该作者
还是要看实际效果的!!

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19#
发表于 2008-11-9 13:50 | 只看该作者
规范在那里?
2 J+ v7 |9 ~3 `8 P3 _: B呵呵!

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20#
发表于 2009-1-15 09:30 | 只看该作者
我是来学习的

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21#
发表于 2009-2-24 10:16 | 只看该作者
成本和等长有什么关系?为了省几个匹配电阻的钱?也可用等长把匹配电阻做掉,但不意味着不做等长阿。& I1 W- R& u& ^! A2 S
cmos 发表于 2008-6-13 10:28

- a+ X$ W( u/ @6 j做了阻抗控制,PCB制板成本就上去了。

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22#
发表于 2009-2-25 11:46 | 只看该作者
规范不是一成不变的,技术的更新规范也会随之更新

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23#
发表于 2009-3-4 15:36 | 只看该作者
作了阻抗匹配成本就上去了,请问如果只用等长线,而不考虑阻抗匹配,对120MHz的DDR会有多大的影响?

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24#
发表于 2009-3-4 15:37 | 只看该作者
21# routon 5 s: A% W4 f0 y/ I/ o7 Q

/ P! K4 Q& a+ y% Q0 P: w& U" u作了阻抗匹配成本就上去了,请问如果只用等长线,而不考虑阻抗匹配,对120MHz的DDR会有多大的影响?

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25#
发表于 2009-4-10 13:13 | 只看该作者
要不楼主可以看看freescale提供的资料

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26#
发表于 2009-8-6 10:16 | 只看该作者
5# cmos
9 x# \3 M4 A' h7 j说的在理也!!!!!

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27#
发表于 2009-8-11 13:47 | 只看该作者
进来学习的,呵呵

该用户从未签到

28#
发表于 2009-8-21 23:28 | 只看该作者
1 没有匹配
- X# G- T" f( L! v1 m# v2 S2 没有严格差分2 m, P1 b) b! `5 ?0 M
3 没有严格等长,没有蛇形线。! B, c' i9 Z7 |7 R: `$ ^. w* P! h
4 菊花链拓扑0 H- W! S  R( x) V/ V2 W

. E9 I$ L6 ^. g1 s! l还是处理器的厂家给的参考布线,大家讨论一下,这也行吗?
8 ?! N+ }  t! l7 D. Imatice 发表于 2008-6-4 10:22
) E" [6 }$ v/ E, s3 x# Y4 A! ]" q+ e
1. ddr有on die termination,如果芯片可以容忍阻抗不匹配造成的反射,没必要在板上做匹配0 N% l5 p7 L# d* H( h3 F( J6 B7 j
2.松耦合没问题5 P8 H: N' U2 M# m& }
3.完全没必要等长8 v1 {0 b; R  p" _! |  T
4.完全可以用

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29#
发表于 2011-8-17 09:56 | 只看该作者
我现在也做这样的案子,各种芯片的要求不一样吧& M; O5 b, J- T  z: l: ^4 q0 P! V: K
1 ]$ R& d2 }4 }1 o6 n

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30#
发表于 2011-8-17 09:56 | 只看该作者
我现在也做这样的案子,各种芯片的要求不一样吧6 R6 T, j/ O, T$ B' w: V
  @0 I" E' \1 U. ?# M3 T2 c
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