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楼主: liuyian2011
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关于多层板50欧姆及100欧姆阻抗结构设计!

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496#
发表于 2012-7-4 11:14 | 只看该作者
问一下有没有6层板,3层信号的设计呢?S-G-S-P-G-S/ a" Y8 I% {5 y) X
板厚是1.6mm的

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497#
 楼主| 发表于 2012-7-4 18:07 | 只看该作者
zhoumohao 发表于 2012-7-4 11:14
) [' t. v$ X, d: K* L2 v. W7 `问一下有没有6层板,3层信号的设计呢?S-G-S-P-G-S
( r2 f7 n- u3 D* H) ~1 t, d5 ]板厚是1.6mm的

4 @/ S% W3 s3 d% Q此3层信号的阻抗设计可等同于4层信号的阻抗模型结构,S-G-S-S-G-S.

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498#
发表于 2012-7-4 21:21 | 只看该作者
谢谢分享

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499#
发表于 2012-7-4 22:06 | 只看该作者
楼主,我看了部份叠层,好像忽略了相邻层面的阻抗参考问题,可能会对部份高速信号(我们公司有5-10G信号),产生一定的影响。如下图:你们是怎么解决这个邻层相互参考的影响的??2 O- b7 m0 ?1 Y% Q
而且还有一个疑问,4、5两个层面分别参考6、7,是不是可以理解为如果4层走线了,5层就需要留空???$ l% x; h9 n. s2 B
提一下自己的疑问,,问的不对的地方,请批评!!

3.JPG (29.53 KB, 下载次数: 1)

3.JPG

4.JPG (8.62 KB, 下载次数: 1)

4.JPG

50欧姆,100欧姆板厚1.0MM8层板阻抗设计-2.zip

169.46 KB, 下载次数: 43, 下载积分: 威望 -5

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500#
发表于 2012-7-5 09:26 | 只看该作者
liuyian2011 发表于 2012-7-4 18:07 8 [* |% f" p& Q
此3层信号的阻抗设计可等同于4层信号的阻抗模型结构,S-G-S-S-G-S.
( T% S" ]! [8 p. |
你好,4层信号设计时L3、L4的参考层是L2、L5;而3层信号设计时L3的参考层应该是L2、L4,其阻抗计算应该不同吧?

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501#
发表于 2012-7-5 10:31 | 只看该作者
才看到这么好的帖子!

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502#
 楼主| 发表于 2012-7-5 13:41 | 只看该作者
ghfghyb 发表于 2012-7-4 22:06 6 l; `2 u& O9 ?' N& r) B
楼主,我看了部份叠层,好像忽略了相邻层面的阻抗参考问题,可能会对部份高速信号(我们公司有5-10G信号), ...
+ p' w5 I4 C$ X! D
你好!L4,5层的阻抗线不是参考L6,7层,而是参考L3,6层. L4,5层相邻层固然会产生互相影响,但相对来说非常小,可以忽略.例如4层的阻抗线参考L3,6层控制阻抗,起主要作用的是L3,4层之间的介质厚度.! ]9 S5 ]& y) ^0 B, }- C6 P
另外频率对阻抗也会产生影响,但也非常小,可以忽略的。且频率越大,其阻抗变化越趋于稳定!

该用户从未签到

503#
 楼主| 发表于 2012-7-5 13:47 | 只看该作者
zhoumohao 发表于 2012-7-5 09:26 $ z5 w" I1 }2 D  G. a
你好,4层信号设计时L3、L4的参考层是L2、L5;而3层信号设计时L3的参考层应该是L2、L4,其阻抗计算应该不 ...
- I% e# F* f5 R$ S
是有所不同,但是大家用Polar si9000软件计算一下,会发现两者相差非常小,通常相差不到1欧姆。这是因为L3层的阻抗值主要取决于L2和L3层间的介质厚度的原因.

该用户从未签到

504#
发表于 2012-7-5 14:31 | 只看该作者
楼主,我请教了我们的EMC工程师,他的建议是,叠层间距需要调整!
2 p7 ^0 o' [  R/ f  b如下图:相邻之间的层是会就近参考,也就是说在图中:
  n% D. A6 E- c7 j5 _L1的参考层是L2,L3的参考层是L2% B9 w( K8 ?  t; q5 |# f0 ]7 h
L4的参考层是L5,和你文件中的说法完成是不一样的!!
( D' r2 p# }" j5 P如图中,L4层信号,参考L3/L5和参考L3/L6他们的区别有10欧,这个量还是很大的~

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点评

阻抗信号线主要参考较近的屏蔽面呢!  详情 回复 发表于 2023-12-14 22:44
  • TA的每日心情
    开心
    2024-5-31 15:50
  • 签到天数: 19 天

    [LV.4]偶尔看看III

    505#
    发表于 2012-7-5 14:35 | 只看该作者
    实际计算的结果很不理想!

    该用户从未签到

    506#
     楼主| 发表于 2012-7-5 15:04 | 只看该作者
    ghfghyb 发表于 2012-7-5 14:31 9 G8 A/ H* N' [& [
    楼主,我请教了我们的EMC工程师,他的建议是,叠层间距需要调整!6 N: o; ^3 o) q9 a0 y5 n7 h  U
    如下图:相邻之间的层是会就近参考,也就 ...
    % @5 Q4 Q  m7 G0 V
    此8层板要求板厚仅1.0MM,各层间的厚度分配很有限,不能太大呢!

    该用户从未签到

    507#
    发表于 2012-7-5 15:09 | 只看该作者
    我知道,板厚小,但是一般情况下会考虑信号的安全,可以增加板厚的!
    1 s$ N6 Q+ B. M) a* k$ [只是有这些疑问,想确认一下!!每个人说法不一样,最终都不清楚哪个是正确的!!
    ) G  Y6 q! D5 @' q; Z- H有说不对的地方请包含!!

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    508#
     楼主| 发表于 2012-7-5 15:23 | 只看该作者
    ghfghyb 发表于 2012-7-5 15:09 0 h* A! }- i7 o& J
    我知道,板厚小,但是一般情况下会考虑信号的安全,可以增加板厚的!: Z* M5 M- N% b
    只是有这些疑问,想确认一下!!每个 ...

    : E: V" t: K/ o1 f所以大家在设计时应注意:1.尽量减少两邻近信号层平行走线. 2,尽量增大两邻近信号层间的介质厚度. 均是为了减少两邻近信号层之间的互相串扰.

    该用户从未签到

    509#
    发表于 2012-7-12 15:01 | 只看该作者
    zlq0416 发表于 2011-8-15 15:05
    4 n. ]0 j  G- R1 w9 B5 B8 u& H  r8 A, B回复 liuyian2011 的帖子
    9 E& A$ _" T, d7 z" `
    9 @$ _0 R- \" p9 L- U8 e大家注意6层板中第3种结构采用的是常规6层板,此种结构优点在于按正常6层板收取工 ...
    - P/ F1 P% S+ W9 T. L& U
    楼主之前的帖子已经回答了,不知道第几次,你再找找看。

    该用户从未签到

    510#
    发表于 2012-7-12 15:08 | 只看该作者
    zhouhua_8 发表于 2011-12-23 22:05 3 @: x2 q# E$ b- M( K0 t+ h
    两层板子也我用si90000做个100欧姆控制,那个时候使用的是PCIE-X1的控制走线
    8 g4 {4 r. X6 h4 ^, `, T
    我算出来的结果很下人,线宽10mil,间距4mil,线宽是间距的2.5倍,我不知道这样的走线在信号跑100M的时候会怎样?没仿真也没测试。实际应用在10M一下,没出问题。
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