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楼主: vmax
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请教:俩过孔都快重叠了DRC不报错是啥原因?

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 楼主| 发表于 2021-12-14 09:47 | 只看该作者
本帖最后由 vmax 于 2021-12-14 09:50 编辑
; ?* d3 s$ S% V' e* ~1 j
centem2015 发表于 2021-12-14 08:38  i  J* \6 X6 S( J7 }  Q
同属性的距离设置小了
+ m) q5 i8 i, ^  T
我量过了,两个重叠过孔中心间距7.5mil,设定的规则是至少10mil1 D& k  S* M) o2 ?& v( V  _
+ ]$ i: I  R5 G0 d; u0 |. P
, p1 I" x" {# F5 |. s0 Y

' Y/ w( I1 C1 S3 F% M- d/ u

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    17#
    发表于 2021-12-14 09:58 | 只看该作者
    update一下,在线drc打开,db一下,实在不行,你把板子发上来,大家给你研究研究。

    “来自电巢APP”

    点评

    我发现即使放置过孔时候(Place->Via Array->Boundary)即使打开Same Net DRC也会出现重叠过孔。仔细观察预览,Allegro是一开始放置了很多重叠的过孔,最后再根据DRC删除的,放置后,大部分重叠的都自动删除了,然而还  详情 回复 发表于 2021-12-14 17:20

    该用户从未签到

    18#
     楼主| 发表于 2021-12-14 17:20 | 只看该作者
    lou1232003 发表于 2021-12-14 09:589 |; t3 U1 K" Q9 {2 H
    update一下,在线drc打开,db一下,实在不行,你把板子发上来,大家给你研究研究。

    ! H& ^" n. B9 f我发现即使放置过孔时候(Place->Via Array->Boundary)即使打开Same Net DRC也会出现重叠过孔。仔细观察预览,Allegro是一开始放置了很多重叠的过孔,最后再根据DRC删除的,放置后,大部分重叠的都自动删除了,然而还会有些没被删除。也就是说这是DRC自己检查不到的,因此也就无法DRC报错。& P2 |2 {1 u+ h7 Q$ w/ O% ^! n

    ' P$ Q; s) D: e6 J2 W  D样板已经发到1楼了,您可以看一下。! p0 @0 }/ a3 J5 m8 K

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    19#
    发表于 2021-12-14 17:45 | 只看该作者
    vmax 发表于 2021-12-13 23:31
    5 E- j- F% S/ U6 v) k, d图看不到,您指的什么选项里的
    ) t& K3 I. |/ s
    1、CM里面的Physical这个改成VIAS_PINS_ONLY
    + R/ X5 e& e& }$ b2、CM里面的Physical这个开关(pad-pad direct connetct)打开9 H$ ^" `" U3 W$ ~5 t" N

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    可以了!厉害  详情 回复 发表于 2021-12-14 20:50
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    20#
    发表于 2021-12-14 17:47 | 只看该作者
    vmax 发表于 2021-12-14 17:20:46
    7 J" A( R: R6 ?2 d[quote]lou1232003 发表于 2021-12-14 09:58
    - N" z$ _8 m6 k9 X& supdate一下,在线drc打开,db一下,实在不行,你把板子发上来,大家给你研究研究。

    4 ]! E4 w8 A% i$ w7 N我发现即使放置过孔时候(Place->Via Array->Boundary)即使打开Same Net DRC也会出现重叠过孔。仔细观察预览,Allegro是一开始放置了很多重叠的过孔,最后再根据DRC删除的,放置后,大部分重叠的都自动删除了,然而还会有些没被删除。也就是说这是DRC自己检查不到的,因此也就无法DRC报错。& T9 I2 C& y9 i; W

    ) h! G5 m7 j/ \! i样板已经发到1楼了,您可以看一下。
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    发表于 2021-12-14 17:48 | 只看该作者
    vmax 发表于 2021-12-14 17:20:46  ~% W1 }& {6 m: S+ ?0 `: ]6 ]1 m
    [quote]lou1232003 发表于 2021-12-14 09:58
    6 A+ C! V7 p  t/ wupdate一下,在线drc打开,db一下,实在不行,你把板子发上来,大家给你研究研究。

    + @! }9 `" s4 Y7 t; a我发现即使放置过孔时候(Place->Via Array->Boundary)即使打开Same Net DRC也会出现重叠过孔。仔细观察预览,Allegro是一开始放置了很多重叠的过孔,最后再根据DRC删除的,放置后,大部分重叠的都自动删除了,然而还会有些没被删除。也就是说这是DRC自己检查不到的,因此也就无法DRC报错。
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    / f9 ^2 n9 s5 v- _1 j2 E2 \+ n样板已经发到1楼了,您可以看一下。( W% |( B/ I: z6 V- H
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    % v) a3 c4 J$ j) @) K5 `
    $ F" R. `  W, |) ?有drc呀
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    像你图片中那种边缘紧挨的过孔,我这也可以报DRC,但是像我文件中那种钻孔部分重叠的VIA不能报DRC。我的文件自己就带着几个重叠过孔,你可以看看能否让它显示DRC。后面是我的设置options(place->via arrays->bounda  详情 回复 发表于 2021-12-14 20:37

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    22#
    发表于 2021-12-14 17:52 | 只看该作者
    你没有把规则里面的开关打开

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    23#
     楼主| 发表于 2021-12-14 20:37 | 只看该作者
    lou1232003 发表于 2021-12-14 17:487 X) ~7 H9 s6 X3 S: Y! @8 s
    我发现即使放置过孔时候(Place->Via Array->Boundary)即使打开Same Net DRC也会出现重叠过孔。仔细观察预 ...

    ) n" ^) O, e. Q3 H9 \  i像你图片中那种边缘紧挨的过孔,我这也可以报DRC,但是像我文件中那种钻孔部分重叠的VIA不能报DRC。我的文件自己就带着几个重叠过孔,你可以看看能否让它显示DRC。后面是我的设置options(place->via arrays->boundary)2 H9 \7 \5 Q- a1 g- B* ~
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     楼主| 发表于 2021-12-14 20:50 | 只看该作者
    本帖最后由 vmax 于 2021-12-14 20:51 编辑
    ! [* ~2 s/ K" x- N5 v
    zouliecai 发表于 2021-12-14 17:45
    & h; n! Y+ f, w# |+ o1、CM里面的Physical这个改成VIAS_PINS_ONLY
    ! R5 Y' k5 B0 Q9 S2、CM里面的Physical这个开关(pad-pad direct connetct) ...
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    可以了!厉害
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    25#
    发表于 2021-12-15 15:54 | 只看该作者
    这种设置只是打开了pad-pad的连接方式的规则,不满足这个规则就会报错,并不是因为via到via的间距的问题导致的drc,所以它报的错是vg不是vv。我打开你的板子里面的这几个孔也没有drc,不管update 还是db都不会出现drc,但是我不修改任何选项,只是把via移动个0.0001mil就会报vv drc。感觉像是软件问题。

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    是的,因为放置过孔时,预览的话可以看到有很多这种半重叠的过孔,打开DRC选项放置过孔后,DRC会自动将这些重叠过孔去掉,剩下的显然就是DRC认为没问题的,所以这是DRC本身的问题,也就是软件本身的bug。  详情 回复 发表于 2021-12-16 10:09

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    26#
     楼主| 发表于 2021-12-16 10:09 | 只看该作者
    lou1232003 发表于 2021-12-15 15:544 L, l( H( M+ h0 x8 A' G5 ]. B0 u
    这种设置只是打开了pad-pad的连接方式的规则,不满足这个规则就会报错,并不是因为via到via的间距的问题导 ...
    : H" d2 q# x5 w( z" P
    是的,因为放置过孔时,预览的话可以看到有很多这种半重叠的过孔,打开DRC选项放置过孔后,DRC会自动将这些重叠过孔去掉,剩下的显然就是DRC认为没问题的,所以这是DRC本身的问题,也就是软件本身的bug。7 e3 f4 {) w1 C  Z/ h
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    2023-7-4 15:34
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    [LV.4]偶尔看看III

    27#
    发表于 2021-12-21 14:26 | 只看该作者
    是设置了同属性不报错吧
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