MOS管容易被静电击穿的原因

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mos管一个ESD敏感器件，它本身的输入电阻很高，而栅-源极间电容又非常小，所以极易受外界电磁场或静电的感应而带电（少量电荷就可能在极间电容上形成相当高的电压（想想U=Q/C）将管子损坏），又因在静电较强的场合难于泄放电荷，容易引起静电击穿。静电击穿有两种方式：一是电压型，即栅极的薄氧化层发生击穿，形成针孔，使栅极和源极间短路，或者使栅极和漏极间短路;二是功率型，即金属化薄膜铝条被熔断，造成栅极开路或者是源极开路。JFET管和MOS管一样，有很高的输入电阻，只是MOS管的输入电阻更高。
　　静电放电形成的是短时大电流，放电脉冲的时间常数远小于器件散热的时间常数。因此，当静电放电电流通过面积很小的pn结或肖特基结时，将产生很大的瞬间功率密度，形成局部过热，有可能使局部结温达到甚至超过材料的本征温度（如硅的熔点1415℃），使结区局部或多处熔化导致pn结短路，器件彻底失效。这种失效的发生与否，主要取决于器件内部区域的功率密度，功率密度越小，说明器件越不易受到损伤。

　　反偏pn结比正偏pn结更容易发生热致失效，在反偏条件下使结损坏所需要的能量只有正偏条件下的十分之一左右。这是因为反偏时，大部分功率消耗在结区中心，而正偏时，则多消耗在结区外的体电阻上。对于双极器件，通常发射结的面积比其它结的面积都小，而且结面也比其它结更靠近表面，所以常常观察到的是发射结的退化。此外，击穿电压高于100V或漏电流小于1nA的pn结（如JFET的栅结），比类似尺寸的常规pn结对静电放电更加敏感。

　　所有的东西是相对的，不是绝对的，MOS管只是相对其它的器件要敏感些，ESD有一个很大的特点就是随机性，并不是没有碰到MOS管都能够把它击穿。另外，就算是产生ESD，也不一定会把管子击穿。静电的基本物理特征为：（1）有吸引或排斥的力量;（2）有电场存在，与大地有电位差;（3）会产生放电电流。这三种情形即ESD一般会对电子元件造成以下三种情形的影响：（1）元件吸附灰尘，改变线路间的阻抗，影响元件的功能和寿命;（2）因电场或电流破坏元件绝缘层和导体，使元件不能工作（完全破坏）;（3）因瞬间的电场软击穿或电流产生过热，使元件受伤，虽然仍能工作，但是寿命受损。所以ESD对MOS管的损坏可能是一，三两种情况，并不一定每次都是第二种情况。上述这三种情况中，如果元件完全破坏，必能在生产及品质测试中被察觉而排除，影响较少。如果元件轻微受损，在正常测试中不易被发现，在这种情形下，常会因经过多次加工，甚至已在使用时，才被发现破坏，不但检查不易，而且损失亦难以预测。静电对电子元件产生的危害不亚于严重火灾和爆炸事故的损失。
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　　电子元件及产品在什么情况下会遭受静电破坏？可以这么说：电子产品从生产到使用的全过程都遭受静电破坏的威胁。从器件制造到插件装焊、整机装联、包装运输直至产品应用，都在静电的威胁之下。在整个电子产品生产过程中，每一个阶段中的每一个小步骤，静电敏感元件都可能遭受静电的影响或受到破坏，而实际上最主要而又容易疏忽的一点却是在元件的传送与运输的过程。在这个过程中，运输因移动容易暴露在外界电场（如经过高压设备附近、工人移动频繁、车辆迅速移动等）产生静电而受到破坏，所以传送与运输过程需要特别注意，以减少损失，避免无所谓的纠纷。防护的话加齐纳稳压管保护。
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# g* i+ q/ c7 p0 X, V/ r　　现在的mos管没有那么容易被击穿，尤其是是大功率的vmos，主要是不少都有二极管保护。vmos栅极电容大，感应不出高压。与干燥的北方不同，南方潮湿不易产生静电。还有就是现在大多数CMOS器件内部已经增加了IO口保护。但用手直接接触CMOS器件管脚不是好习惯。至少使管脚可焊性变差。

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反偏pn结比正偏pn结更容易发生热致失效

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大功率的vmos，都有二极管保护的