在PADS Logic转到LAYout中怎么检查电气性是否正确和匹配

铁神

在pads Logic中怎么检查电气信号。通过什么方式像protel99中那样显示出来电路是否连接正确（电气连接线是否完好和元件PCB封装是否正确），笔者遇见画好原理图转入PCB时，不知怎么检错，而且自己画好的封装导入到PCB中找不到器件？

铁神

各位高手指教，在acsii文档中的显示
*Part name not found U1
$ `3 r9 p; P0 dC9.2 C7.2 C6.2 U1.7 U1.9
*Part name not found U1
R21.2 Q6.C D16.K U1.5
*Part name not found U1
! }3 q' i: f5 o# ~# d4 O1 p; J$ SR21.1 R22.1 U1.8 U1.10
*Part name not found U1
& G- l. M! x) NQ2.C D8.K R9.2 U1.2
*Part name not found U1
Q3.C D10.K R12.2 U1.3
*Part name not found U1
: k4 c3 O" E( ~6 xQ4.C D12.K R15.2 U1.4
*Part name not found U1
R18.2 Q5.C D14.K U1.6
4 v  _2 t3 N: p  [*Part name not found U1
0 S5 D  M. c9 i0 _2 ]# ~+ W0 _Q1.C D6.K R2.2 U1.1
! p0 I2 `6 o$ U# f. n**INPUT WARNINGS FOUND**
在原理图是中bom中有U1器件（自作的10P排针），导入到Layout中就没有U1的影子？
8 F1 B6 [. M% W3 r求解！多谢

jimmy

1,logic生成网表后,导入PCB时,会提示相关的错误.
3 t, E+ i3 F( v6 E; r8 p, y! N. S& H2,找不到封装,是库路径没有指定好.FILE->LIBRARY

铁神

jimmy 发表于 2011-9-6 10:37
8 D9 `! u+ ~) y8 o1,logic生成网表后,导入PCB时,会提示相关的错误.
4 F% `; N7 ^7 R# q* }& L2,找不到封装,是库路径没有指定好.FILE->LIBRARY

. F* c1 V$ X: Q& T6 a1、会提示相关的错误，是怎么检查！
1 j/ h; ?) z- H9 m2、这个封装是我在制作Logic元件库的时候配对加载进去

jimmy

1,你在PCB界面,导入asc时,软件会自动弹出相关的信息
5 e4 [6 R5 o/ h2,你在PCB软件这里也是要将对应的库加载进来的.

铁神

jimmy 发表于 2011-9-6 10:51
1,你在PCB界面,导入asc时,软件会自动弹出相关的信息
2,你在PCB软件这里也是要将对应的库加载进来的.

/ L( Z. D/ w) Y9 T  h多谢版主{:soso_e183:} ，问题解决了，我加载的库没有没有在同一个路径下面

jimmy

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