[SKILL分享]：根据原理图页码和相对位置放置器件（支持Capture CIS和HDL）

joe987086

db-_- 发表于 2022-4-13 10:32
帮忙确认几个问题

1.8之前的旧版本测试过没，旧版本有没有问题？

V1.6可以沒問題
V1.8使用16.6及17.2都出現*Error* mod: 2nd argument cannot be 0

db-_-

joe987086 发表于 2022-4-13 10:49
V1.6可以沒問題
V1.8使用16.6及17.2都出現*Error* mod: 2nd argument cannot be 0

能否发我个器件全都放下来的brd以及EXP文件。（可以删去布局布线等） 我的邮箱kittledeng@126.com或者加个Q或者vx私聊。

joe987086

db-_- 发表于 2022-4-13 11:52
能否发我个器件全都放下来的brd以及EXP文件。（可以删去布局布线等） 我的邮箱或者加个Q或者vx私聊。

已寄出~請查收...

db-_-

joe987086 发表于 2022-4-13 14:20
已寄出~請查收...

可能是CIS工程导入网表方式不对，导致page number没导进BRD。
如果用自带的place manual也找不到Schemetic page number，那么建议使用V1.6版本的程序。

junting515

牛牛牛，顶起

台风

之前下载了1.6版本，超好用。 楼主威望不够了，可否发个到我邮箱啊。wangy616@163.com，万分感谢！ 鲜花给你！

db-_-

台风 发表于 2022-04-18 18:12:15
之前下载了1.6版本，超好用。 楼主威望不够了，可否发个到我邮箱啊。wangy616@163.com，万分感谢！ 鲜花给你！

你先用着吧，1.8有新的bug，如果没出问题建议先不要更新。-。-

台风

db-_- 发表于 2022-4-18 18:58
你先用着吧，1.8有新的bug，如果没出问题建议先不要更新。-。-

好的。感谢！

eagle31

感谢分享 感谢分享

EagleJi

db-_- 发表于 2022-4-12 13:35
v1.8 修正extent太小导致器件重叠的问题。

楼主你好，17.4的版本，使用这个软件，每页的器件都会重叠在一起。是否需要其他设置？

EagleJi

db-_- 发表于 2022-4-12 13:35
v1.8 修正extent太小导致器件重叠的问题。

17.4的版本，105个器件全叠在一起。楼主看能不能帮忙解一下？每页都是这样。

db-_-

EagleJi 发表于 2022-4-20 18:30
楼主你好，17.4的版本，使用这个软件，每页的器件都会重叠在一起。是否需要其他设置？

是CIS还是HDL的原理图？
PCB的背景区域extents调大一点再试试。
还有问题的话，就需要把EXP文件和器件全部放下来的BRD文件发我调试看看了。

lcfcl

谢谢分享，非常好用

EagleJi

db-_- 发表于 2022-4-20 18:45
是CIS还是HDL的原理图？
PCB的背景区域extents调大一点再试试。
还有问题的话，就需要把EXP文件和器件 ...

是HDL的原理图，应该不用EXP文件吧。我把区域调大一点再试试看。感觉是不是和版本又关系？我现在的是17.4的版本

db-_-

EagleJi 发表于 2022-4-21 13:38
是HDL的原理图，应该不用EXP文件吧。我把区域调大一点再试试看。感觉是不是和版本又关系？我现在的是17.4 ...

是HDL的话，我就知道了。我103楼提到了
“如果是HDL，export physical 时必须勾选第三个勾，backannotate packaging properties to schematic Canvas才可以。”

可以按照这个试试。因为HDL物理输出时不选择这个，位号在四个文件中是不会更新的。