allegro导入网表，差分信号报错

kaixinjiuhaola · 发表于 2022-3-31 14:50

您需要登录才可以下载或查看，没有帐号？注册

x

allegro每次导入网表，PCB上的差分信号都会报错，有大佬知道是什么原因吗？

zyyysu · 发表于 2022-4-1 10:35

应该是原理图中带着差分规则，导入网表的时候把原来pcb上的规则覆盖了，你出网表的时候选择ignore electrical constraints再出

guanshen · 发表于 2022-3-31 15:47

应该是design rule设置问题

somethingabc · 发表于 2022-3-31 16:26

检查下你的设置

bekindasd · 发表于 2022-3-31 16:38

你查看一下你那是什么跟什么的错误，然后根据提示检查修改

db-_- · 发表于 2022-3-31 18:13

show Element 一下该DRC看看具体是什么错

selvation · 发表于 2022-4-1 10:16

如果规则没问题的话，一般是单位精度问题

小七夜 · 发表于 2022-4-1 16:18

设置掉了，看看是重新设置还是调整线宽

xiaoyua · 发表于 2022-4-14 09:53

导网表前要把ignore electrical constraints勾上，不然原理图的规则会覆盖PCB的规则，导致PCB报错

帐号		自动登录	找回密码
密码			注册

推荐内容 /1