如何使用Allegro 在PCB板内部挖空一个区域？如何设置禁止铺铜区域？

Jame33

问题意思是：我们在制作项目的时候，经常要在原来的pcb内部挖空一个区域（如矩形区域）； 在铺地时，有些功能模块不想要铺地，要设置一个禁止铺铜区域；
, x) o$ z# n8 c5 x, ]- A请问这在allegro 里面这些怎么操作？具体步骤是？

小七夜

画一个routeKeepout层铜皮就行，避铜后就会避开

land

1、鼠标设定：在Allegro视窗 layout时，每执行一个指令例：Add connect, Show element等鼠标会跳到option窗口，这样对layout造成不便。

控制面版＞滑鼠之移动选项中，指到预设按钮（或智慧型移动）：取消“在对话方块将滑鼠指标移到预设按钮”设置。

2、Allegro布局基本知识
6 s) b" K' ^) B: r6 a
a、摆放的方法：Edit –> move或mirror或rotate
& ?2 A6 w7 h; e: ^8 Q
b、关于电容滤波，当有大电容和小电容同时对一点滤波时，应该把从小电容拉出的线接到器件管脚。即靠近管脚的为最小的电容。
4 U* Z+ n* y; O! N+ t6 K
c、各层颜色设置：top –> 粉色；bottom –> 蓝色

" p4 }% [+ w& p8 ^9 C* n: H' _3、查看线宽
7 \/ }3 m, O. o% o
  O& @6 V# ~) ADisplay----Element（右边Find里面只勾选Cline Segs），然后点击走线，在弹出的信息里面可以看到 width 信息。
$ U; T5 j% ]5 E1 r9 B' w
4、查看线长

- {, ]; Q8 X; j5 a# a3 M, z, mDisplay----Element（右边Find里面只勾选Cline），然后点击走线，在弹出的信息里面可以看到 CLINE length 信息。
- i- [5 N( d" r, j. i8 m' ?5 Y1 Y
0 ]% f$ [$ |0 K5、Hilight时的两种不同的显示方式（实线和虚线）
3 g3 |9 n6 O9 h: n4 D
7 O1 d# u) D1 C在setup>user preferences>display中,勾上display_nohilitefont,则以实线显示，不勾则虚线显示，实线比较容易看清。
- [" u+ h" _; F# H; I+ v
6、显示过孔焊盘轮廓

6 n$ X3 ^2 f% S1 S, _% F3 }Setup->DesignParameters点击Display栏，选中右边的Display planted holes。
2 _, Q7 l4 ?* {1 O5 e
& B8 G' V' _: f7、当我们要RENAME背面元件时不成功
! G7 R/ X' R6 x
选Edit/property，选中背面所有元件（FIND中选component），分配一个auto_rename属性,然后再rename一次。
* O4 D" o. x8 P% j' H  c: \( x% h
2 E: y( g# X. _) g8、定义某部分区域不能有测试点
/ A6 Q9 l: H& j. Y  R
* k- [) s& [  y% l* H1 a5 y1 ]在ManuFATuring/no_probe_bottom这层加上一块SHAPE则可.当用Route/Testprep/create Probe来create这块区域的测试点时会失败，出现的提示为：Pin out of bounds。
5 Q) M( C1 b3 l
* h* L9 ~: v5 D. D0 [* a! u9 p4 b9、CRTL键在Allegro中的使用。
' X7 X. S9 e- ~* k. ~* D. W) P: o
在执行逐个多选指令像Hilight、其他命令之Temp Group时，按住CRTL键可以实现反向选择的功能，即执行Hilight时，按CRTL键时为Dehilight, 执行其他命令之Temp Group时按CRTL键为取消选择。

7 P# E. z! U9 v  D  P3 N+ U10、 Allegro 如何关闭铺铜（覆铜）shape的显示

$ I( D* H. f  \0 R: i. U& uAllegro 的shape 默认显示模式是通过 菜单 “Setup” -> “User Preferences…” ，然后在弹出的 “?User Preferences Editor” ?用户配置窗口中选择 “Display” 选项下的 “shape_fill”, 勾选对应的选项即可实现 禁止铺铜显示还是显示铺铜边框功能。

/ B3 y1 z6 D1 f: o7 l+ S  Y11、更新封装
0 a4 E  B% L1 ^: P$ n
: t* O# F& v+ O( r' [$ h封装修改后，在allegro下palce--update symbols。在package symbol下选择要更新的封装。

$ u6 h) D7 k+ @) a9 b: Q- T- x注意勾选? update symbol padstacks、Ignore FIXED property。

12、约束规则的设置概要
1 S" G+ l9 h4 N6 F. J
" h0 R$ t* n1 P+ \8 |$ {a）约束的设置：setup –> constrains –> set standard values 可以设置线宽，线间距。间距包括：pin to pin、line to pin、line to line等
/ j- ^7 A( z$ {6 D) g
" V/ l. @( d  r9 \5 J5 c% L% v/ sb）主要用spacing rule set 和 physical rule set

: Z/ Z% z8 T: w. Z0 R# M13、如何保护自己的Project。

$ @, |( D8 F5 Z7 F! UAllegro14.2中Allegro Design Expert之Editor. File>Properties选择Password. 输入密码，再钩选Disable export of design data项，这样你的Project就不会被人盗用了。
2 Q# G0 e" P$ \9 u/ _' W$ @( s

Blah

看一下别人是怎么说的
4 @8 v- [1 I* t. e& i& B9 P

promissingwh

如果是PCB板，要挖空，用outline画，再铺上route keepout  all
) V8 ?" B9 j% Y. g* r如果只是不铺铜，先铺上route keepout  Top ，再赋上属性：vias_allowed和routes_allowed